Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "processor" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 74
Tytuł:
Instruction driven CPU in the FPGA structure
Autorzy:
Gracki, K.
Pawłowski, M.
Skorupski, A.
Szymański, Z.
Powiązania:
https://bibliotekanauki.pl/articles/114606.pdf
Data publikacji:
2016
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
processor
FPGA systems
VHDL language
Opis:
The paper presents the design of processors embedded in an FPGA structure. The type of processor is determined by the preset instruction list. Each instruction is implemented as one functional block attached to a common bus. The processor contains two additional blocks: one contains a common register block and second is responsible for the fetch of the instruction from the program memory. To design the processor, one can choose the instruction set from the library of instructions components. The library is a set of VHDL descriptions of all possible instructions.
Źródło:
Measurement Automation Monitoring; 2016, 62, 5; 169-171
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Space vector pulse width modulation for high-speed induction motor implemented in Nios II softcore processor
Autorzy:
Chojowski, M.
Powiązania:
https://bibliotekanauki.pl/articles/1193550.pdf
Data publikacji:
2018
Wydawca:
Politechnika Wrocławska. Oficyna Wydawnicza Politechniki Wrocławskiej
Tematy:
induction motor
FPGA
softcore processor
Opis:
The purpose of the article was to present the idea of space vector pulse width modulation (SVPWM) and implementation in Nios II softcore processor. The SVPWM module was described in a classical method in hardware description language both as an independent structure and as an additional component to softcore processor. The available methods were compared, and the experiment was carried out in the laboratory to test implemented SVPWM algorithm using high-speed induction motor.
Źródło:
Power Electronics and Drives; 2018, 3, 38; 99-107
2451-0262
2543-4292
Pojawia się w:
Power Electronics and Drives
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Aplikacja wspomagająca projektowanie struktury procesorów programowalnych w układach FPGA
FPGA soft processor design tool
Autorzy:
Kapruziak, M.
Powiązania:
https://bibliotekanauki.pl/articles/154775.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
procesor programowalny
FPGA
soft processor
Opis:
Przejście z implementacji systemu na mikroprocesorze do wykorzystania układu FPGA jest często trudne. Zazwyczaj nie opłaca się poświęcenie czasu na przepisanie kodu już zaimplementowanych algorytmów. Skuteczniejszym rozwiązaniem jest przeniesienie samej struktury oryginalnego procesora do wnętrza układu FPGA. Zadanie przeniesienia struktury można częściowo zautomatyzować i przyspieszyć proponując właściwą aplikację wspomagającą. Aplikacja taka mogłaby także być efektywną pomocą dydaktyczną do prezentacji i eksperymentowania na różnych architekturach komputerów. W artykule przedstawiono propozycją właśnie takiej aplikacji.
While improving current projects, transition form microprocessor based system to FPGA is often not straightforward. Time spent on code rewriting is not usually considered cost-effective. It seems to be more effective to implement the structure of a considered processor directly on FPGA and transfer the code unmodified. The task of cloning a real processor into FPGA structure could be partly automated and shortened by the right programming environment. Such environment could also serve as a helpful and efficient teaching tool, allowing students to see architecture at work and experiment with its own modifications. In the paper such an environment is presented. It is partially inspired by LISA project [1], but opposed to that the author tries not to put a user too far away from the resulting code. This environment is rather a time-saving code generator for schematical tasks (Fig. 1). As such, it allows defining the general structure of the resulting Verilog code (Fig. 3) and the parameters for ALU, control unit and bus address space (Figs. 4, 5, 6). Figs. 7 and 8 show examples of the resulting codes. The application is currently mainly used for teaching purposes but is planned to be developed to help in automatic project transformation from microcontrollers to FPGA SoC designs.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 758-760
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Mikroprocesor PicoBlaze na platformie CPLD w dydaktyce systemów wbudowanych
PicoBlaze microprocessor CPLD implementation for teaching embedded systems
Autorzy:
Łazoryszczak, M.
Powiązania:
https://bibliotekanauki.pl/articles/156507.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
procesor programowy
CPLD
soft processor
Opis:
W artykule przedstawiono wybrane aspekty implementacji mikroprocesora PicoBlaze na platformie uruchomieniowej CoolRunner-II CPLD Starter Kit. Szczególną uwagę poświęcono obsłudze portów wejścia/wyjścia, a także wykorzystaniu elementów wbudowanych w platformę, uwzględniając także zewnętrzne moduły rozszerzające. Ograniczenia zasobów układu CPLD wymagają praktycznego zastosowania dekompozycji funkcjonalnej systemu. Jako przykłady aplikacji przedstawiono sterowanie diodami oraz wbudowanym wyświetlaczem siedmiosegmentowym.
In this paper selected aspects of soft processor implementation in CPLD platform are presented. The processor considered here is PicoBlaze. The code of this model is available from Xilinx after registration. The hardware platform is CoolRunner-II CPLD Starter Kit. It is possible to extend simply the base configuration of the board with number of additional modules called Pmods (Fig. 1). The paper presents the main features of PicoBlaze from the teaching of embedded systems point of view. A few paragraphs show the organization of I/O ports and possibilities of their modifications (Fig. 2). Next the main flow of project files is shown (Fig. 3) including compilation and implementation processes. There are three applications used for compare purposes. The first one is the empty loop, the second one is "moving" LED and the third one is seven segment display control. The sample way of modifying selected project files in order to change available I/O ports is presented. Fig. 5 shows the RTL level schematic of the system running LED display control application with particular emphasis on I/O handling. The limitations of implementations as well as advantages of the proposed approach are shown. The main advantage for teaching embedded systems is necessity of common hardware and software design in case of adapting to the platform constraints.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 638-640
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Scheduling arbitrary number of malleable tasks on multiprocessor systems
Autorzy:
Barketau, M. S.
Kovalyov, M. Y.
Węglarz, J.
Machowiak, M.
Powiązania:
https://bibliotekanauki.pl/articles/202097.pdf
Data publikacji:
2014
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
multi-processor scheduling
malleable tasks
makespan
Opis:
The problem of scheduling n tasks in a multiprocessor system with m processors to minimize the makespan is studied. Tasks are malleable, which means that a task can be executed by several processors at a time, its processing speed depends on the number of allocated processors, and a set of processors allocated to the same task can change over time. The processing speed of a task is a strictly increasing function of the number of processors allocated to this task. The earlier studies considered the case n ≤ m. This paper presents results for arbitrary n and m including characterizations of a feasible domain and an optimal solution, polynomial time algorithms for strictly increasing convex and concave processing speed functions, and a combinatorial exponential algorithm for arbitrary strictly increasing functions.
Źródło:
Bulletin of the Polish Academy of Sciences. Technical Sciences; 2014, 62, 2; 255-261
0239-7528
Pojawia się w:
Bulletin of the Polish Academy of Sciences. Technical Sciences
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
USING COMPUTER-MEDIATED CORRECTIVE FEEDBACK MODES IN DEVELOPING STUDENTS’ WRITING PERFORMANCE
Autorzy:
Al-Olimat, Sabah Ibrahim
AbuSeileek, Ali Farhan
Powiązania:
https://bibliotekanauki.pl/articles/955358.pdf
Data publikacji:
2015
Wydawca:
Uniwersytet Marii Curie-Skłodowskiej w Lublinie. IATEFL Poland Computer Special Interest Group
Tematy:
corrective feedback
error correction
word processor
Opis:
This study explored the effect of computer-mediated corrective feedback on the 10th grade EFL students’ performance in the writing skill. Seventy-two 10th grade female students at Al Hammra secondary school for girls situated in Mafraq (Jordan) were selected as the study sample. They were randomly assigned into four groups, three experimental groups (18 in each) and one control group (18 students). The three experimental groups were taught using the computer-mediated corrective feedback modes including teachers’ feedback (students who received feedback only from the teacher), students’ feedback (students who provided and received feedback from their peers), and both (students who received and provided feedback from students and teacher). The control group was taught using computer-mediated communication. However, it neither provided nor received corrective feedback. Findings of the study reveal that there were significant differences between the mean scores of the control group and the experimental groups due to the method of teaching in favor of the experimental groups which received corrective feedback. Furthermore, the findings revealed that there was a significant effect for the mean scores between teachers’ feedback, students’ feedback or both, in favor of both where students received corrective feedback from their peers and the teacher.
Źródło:
Teaching English with Technology; 2015, 15, 3; 3-30
1642-1027
Pojawia się w:
Teaching English with Technology
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Ocena wydajności procesorów wbudowanych w układy FPGA
Evaluation of performance of processors embedded in FPGAs systems
Autorzy:
Sondej, T.
Zagoździński, L.
Pełka, R.
Powiązania:
https://bibliotekanauki.pl/articles/208418.pdf
Data publikacji:
2006
Wydawca:
Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
Tematy:
układy cyfrowe
procesor sprzętowy
procesor programowy
benchmark
system-on-chip
FPGA
digital systems
hard-processor
soft-processor
Opis:
W artykule przedstawiono ocenę wydajności sprzętowego (PowerPC) i programowego (MicroBlaze) procesora, wbudowanego w układ FPGA typu Virtex-4 firmy Xilinx. Uzyskane miary wydajności zestawiono z wynikami uzyskanymi dla procesorów autonomicznych typu ARM i DSP. Opisane szczegółowe porównanie procesorów wbudowanych w układ FPGA może pomóc projektantowi w wyborze sprzętowego lub programowego procesora dla różnych aplikacji oraz daje ogólną ich ocenę w porównaniu z procesorami autonomicznymi. Badania wydajności przeprowadzono na dwa sposoby: pierwszy dotyczył testów dla jednakowej częstotliwości pracy zegara (100 MHz) i różnych konfiguracji pamięci, natomiast drugi przeprowadzono dla częstotliwości maksymalnych.
This paper describes a simple, yet effective and convenient method for evaluation of the computing performance of hard- and soft-processor (PowerPC and Micro-Blaze, respectively) embedded in Virtex-4 FPGA from Xilinx. Experimental results have been compared with standalone ARM and DSP microprocessors. Detailed comparison of the performance of both processors is presented to help designers to choose between the hard- and soft-processor in different applications. This comparison has been performed in twofold way: the PowerPC and Micro-Blaze cores have been tested at the same clock frequency (100 MHz) for some available configurations of the memory subsystem, and maximum performance factors of both cores have been measured using maximum clock speed.
Źródło:
Biuletyn Wojskowej Akademii Technicznej; 2006, 55, sp.; 27-42
1234-5865
Pojawia się w:
Biuletyn Wojskowej Akademii Technicznej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zintegrowany odbiornik cyfrowy spektrometru EPR
Integrated Digital Receiver for the EPR Spectrometer
Autorzy:
Froncisz, W.
Gurbiel, R.
Kasperek, J.
Kozioł, J.
Kucharzyk, M.
Rajda, P. J.
Powiązania:
https://bibliotekanauki.pl/articles/155675.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
procesor wbudowany
PowerPC
EPR
embedded processor
Opis:
W pracy przedstawiono koncepcję zintegrowanego, cyfrowego odbiornika spektrometru EPR (elektronowego rezonansu paramagnetycznego), przeznaczoną do realizacji w technologii SoC na platformie Virtex-II Pro. Krótko opisano środowisko eksperymentu EPR, skupiając się na interesujących aspektach projektu, m.in. wykorzystaniu wbudowanego procesora. Zaprezentowano budowę całego systemu przetwarzania danych, składającego się z: interfejsu szybkiego przetwornika analogowo-cyfrowego, jednostki wstępnego przetwarzania (akumulacji) danych oraz wbudowanego procesora PowerPC 405, realizującego końcową obróbkę danych. Omówiono interesujące szczegóły konstrukcyjne interfejsu przetwornika, strukturę bloku wstępnej akumulacji danych, blok sterownika oraz podsystem sygnałów zegarowych. Przedstawiono także architekturę nadrzędnego systemu procesorowego, opartego na mikroprocesorze PowerPC. Opisano metodologię i wykorzystane narzędzia projektowe, jak również sposób weryfikacji układu i wyniki testów.
The paper describes a design of an integrated digital receiver for the Electron Paramagnetic Resonance spectrometer. The design, based on a SoC technology, utilizes the PowerPC processor embedded in the Virtex-II Pro FPGA. Description shortly introduces an experimental environment (Fig. 1), focusing on interesting FPGA design issues. Two concepts of the device are presented. The first one was developed with the use of DSP (Fig. 2), and another includes an embedded microprocessor (Fig. 3). The design of FPGA includes a digital interface for fast, 800Msps analog-to-digital converter. Another important part of the design is a digital signal preprocessing unit, allowing fast, multiple data accumulation for separation weak signals from the noise. There are also given some details on construction of dual-ported accumulation buffers, accumulation controller and clocking system. Additionally the unit provides some means to control the remaining part of a measurement device as well as the pulse stimulation generator.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 89-91
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Exploiting multi-core and many-core parallelism for subspace clustering
Autorzy:
Datta, Amitava
Kaur, Amardeep
Lauer, Tobias
Chabbouh, Sami
Powiązania:
https://bibliotekanauki.pl/articles/331126.pdf
Data publikacji:
2019
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
data mining
subspace clustering
multicore processor
many core processor
GPU computing
eksploracja danych
procesor wielordzeniowy
obliczenia GPU
Opis:
Finding clusters in high dimensional data is a challenging research problem. Subspace clustering algorithms aim to find clusters in all possible subspaces of the dataset, where a subspace is a subset of dimensions of the data. But the exponential increase in the number of subspaces with the dimensionality of data renders most of the algorithms inefficient as well as ineffective. Moreover, these algorithms have ingrained data dependency in the clustering process, which means that parallelization becomes difficult and inefficient. SUBSCALE is a recent subspace clustering algorithm which is scalable with the dimensions and contains independent processing steps which can be exploited through parallelism. In this paper, we aim to leverage the computational power of widely available multi-core processors to improve the runtime performance of the SUBSCALE algorithm. The experimental evaluation shows linear speedup. Moreover, we develop an approach using graphics processing units (GPUs) for fine-grained data parallelism to accelerate the computation further. First tests of the GPU implementation show very promising results.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2019, 29, 1; 81-91
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
On implementation of FFT processor in XILINX FPGA using high-level synthesis
Autorzy:
Smyk, Robert
Czyżak, Maciej
Powiązania:
https://bibliotekanauki.pl/articles/377926.pdf
Data publikacji:
2020
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
Fast Fourier Transform Processor
FPGA
high-level synthesis
Opis:
The paper presents results of the high level synthesis of an 1024-point radix-2 FFT processors in Xilinx Vivado FPGA environment. The use of various directives controlling the synthesis process is examined. The results indicate that using the proper set of directives the latency of the processor can be reduced by 95% from about 35k for the default parameters to 1.5k cycles after optimizations.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2020, 104; 17-33
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
CMOS realisation of analogue processor for early vision processing
Autorzy:
Jendernalik, W.
Jakusz, J.
Blakiewicz, G.
Piotrowski, R.
Szczepański, S.
Powiązania:
https://bibliotekanauki.pl/articles/202320.pdf
Data publikacji:
2011
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
CMOS imager
analogue processor array
smart sensor
vision chip
Opis:
The architecture concept of a high-speed low-power analogue vision chip, which performs low-level real-time image algorithms is presented. The proof-of-concept prototype vision chip containing 32 �~ 32 photosensor array and 32 analogue processors is fabricated using a 0.35 mikrom CMOS technology. The prototype can be configured to register and process images with very high speed, reaching 2000 frames per second, or achieve very low power consumption, several mikroW. Finally, the experimental results are presented and discussed.
Źródło:
Bulletin of the Polish Academy of Sciences. Technical Sciences; 2011, 59, 2; 141-147
0239-7528
Pojawia się w:
Bulletin of the Polish Academy of Sciences. Technical Sciences
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Characteristics of an image sensor with early-vision processing fabricated in standard 0.35 žm CMOS technology
Autorzy:
Jendernalik, W.
Jakusz, J.
Blakiewicz, G.
Szczepański, S.
Piotrowski, R.
Powiązania:
https://bibliotekanauki.pl/articles/220599.pdf
Data publikacji:
2012
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
CMOS imager
analogue processor array
smart sensor
vision chip
Opis:
The article presents measurement results of prototype integrated circuits for acquisition and processing of images in real time. In order to verify a new concept of circuit solutions of analogue image processors, experimental integrated circuits were fabricated. The integrated circuits, designed in a standard 0.35 žm CMOS technology, contain the image sensor and analogue processors that perform low-level convolution-based image processing algorithms. The prototype with a resolution of 32 x 32 pixels allows the acquisition and processing of images at high speed, up to 2000 frames/s. Operation of the prototypes was verified in practice using the developed software and a measurement system based on a FPGA platform.
Źródło:
Metrology and Measurement Systems; 2012, 19, 2; 191-202
0860-8229
Pojawia się w:
Metrology and Measurement Systems
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
System impedancyjnej tomografii komputerowej bazujący na procesorze sygnałowym o niskim poborze mocy
Electrical impedance tomography hardware system based on low power digital signal processor
Autorzy:
Olchowy, D.
Powiązania:
https://bibliotekanauki.pl/articles/408602.pdf
Data publikacji:
2013
Wydawca:
Politechnika Lubelska. Wydawnictwo Politechniki Lubelskiej
Tematy:
tomografia impedancyjna
procesor sygnałowy
electrical impedance tomography
digital signal processor
Opis:
Artykuł zawiera opis rozwiązania systemu pomiarowego tomografii impedancyjnej bazującego na procesorze sygnałowym o niskim poborze mocy.
Article contains description of the measurement system electrical impedance tomography solutions based on digital signal processor with low power consumption.
Źródło:
Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska; 2013, 3; 57-58
2083-0157
2391-6761
Pojawia się w:
Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementation of symmetric block ciphers in popular-grade FPGA devices
Autorzy:
Sugier, J.
Powiązania:
https://bibliotekanauki.pl/articles/2069285.pdf
Data publikacji:
2012
Wydawca:
Uniwersytet Morski w Gdyni. Polskie Towarzystwo Bezpieczeństwa i Niezawodności
Tematy:
cryptographic processor
AES
Serpent cipher
hardware implementation
pipelining
iterative architecture
Opis:
In this paper we discuss hardware implementations of the two best ciphers in the AES contest – the winner Rijndael and the Serpent – in low-cost, popular Field-Programmable Gate Arrays (FPGA). After presenting the elementary operations of the ciphers and organization of their processing flows we concentrate on specific issues of their implementations in two selected families of popular-grade FPGA devices from Xilinx: currently the most common Spartan-6 and its direct predecessor Spartan-3. The discussion concentrates on differences in resources offered by these two families and on efficient implementation of the elementary transformations of the two ciphers. For case studies we propose a selection of different architectures (combinational, pipelined and iterative) for the encoding units and, after their implementation, we compare size requirements and performance parameters of the two ciphers across different architectures and on different FPGA platforms.
Źródło:
Journal of Polish Safety and Reliability Association; 2012, 3, 2; 179--188
2084-5316
Pojawia się w:
Journal of Polish Safety and Reliability Association
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
The development of an underwater telephone for digital communication purposes
Autorzy:
Schmidt, J.
Powiązania:
https://bibliotekanauki.pl/articles/331641.pdf
Data publikacji:
2016
Wydawca:
Polskie Towarzystwo Akustyczne
Tematy:
digital signal processor
spread spectrum
DDC
DUC
STANAG 1074/1475
Opis:
The underwater telephone HTL-10 has been designed to provide voice and data communication between helicopter and submarines using acoustic waves. It works in a halfduplex mode and uses analogue power-efficient modulation in the form of a single side-band, suppressed carrier, in a wide range of frequencies. It generates the transmitted signal, and processes the received signals. It is implemented with the use of digital signal processing techniques. Although it was designed several years ago, the flexible structure of the underwater telephone ensures a convenient platform for the implementation of various types of communication, as well as testing. This ability is due to the particular characteristics of the digital signal-processing module, which was designed by the author, both in hardware and software. The main elements of the module consist of the fixed-point signal processor, and the floating-point high performance digital signal processor. The article demonstrates the ability to adapt HTL-10 to implement digital communication in shallow waters, with a robust low data rate spread spectrum approach.
Źródło:
Hydroacoustics; 2016, 19; 341-352
1642-1817
Pojawia się w:
Hydroacoustics
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 74

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies