Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "circuit" wg kryterium: Wszystkie pola

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-10 z 10
    Tytuł:
    Optimization of Moore finite-state-machine matrix circuit
    Optymalizacja macierzowego układu skończonego automatu stanu typu Moorea
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Hebda, O.
    Powiązania:
    https://bibliotekanauki.pl/articles/155022.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat typu Moore'a
    sieć działań
    stany pseudorównoważne
    układ logiczny
    Moore FSM
    graph-scheme of algorithm
    pseudoequivalent states
    customized matrices
    logic circuit
    Opis:
    The method for reduction of the area of matrix implementation of the Moore finite state machine (FSM) circuit is proposed. The method is based on optimal state coding and decomposition of a matrix in two sub-matrices. Thus, classes of the pseudoequivalent states are used. Such approach allows reducing number of lines of the Moore FSM transition table to that of the equivalent Mealy FSM. As a result, the area of the matrices forming the excitation function of a states memory register is optimized. An example of the proposed method application is given.
    Model skończonego automatu stanu typu Moore'a jest często stosowany w jednostkach sterujących [1]. Postęp technologii półprzewodnikowej pozwala na tworzenie coraz bardziej złożonych układów cyfrowych. W przypadku produkcji masowej szeroko stosowane są układy ASIC (ang. Application-Specified Integrated Circuits). W układach ASIC automaty skończone są projektowane przy użyciu struktur macierzowych (rys. 1). Jednym z głównych problemów syntezy automatów skończonych ze strukturami macierzowymi jest zmniejszenie powierzchni układu scalonego zajmowanej przez układ logiczny automatu Moore'a. W artykule proponowana jest metoda, która jest ukierunkowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze macierzowej. Ta metoda jest oparta na optymalnym kodowaniu stanów i rozbijaniu macierzy termów na dwie podmacierze (rys. 2). Takie podejście pozwala zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do liczby linii równoważnej automatowi z wyjściami typu Mealy'ego (tab. 2). Artykuł przedstawia także przykład zastosowania proponowanej metody.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 939-941
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Redukcja układu logicznego mikroprogramowanego automatu Moorea przy kodowaniu zbiorów wyjściowych zmiennych
    Reduction of a microprogrammable Moore automaton logic circuit with encoding the sets of output variables
    Autorzy:
    Titarenko, L.
    Hebda, O.
    Barkalov, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/972135.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroprogramowany automat Moore'a
    nano-PLA
    stany pseudoekwiwalentne
    układ logiczny
    microprogrammable Moore automaton
    pseudoequivalent states
    logic circuit
    Opis:
    W artykule została przedstawiona metoda syntezy mikroprogramowanego automatu Moore'a implementowanego w układach nano-PLA. Metoda ta jest ukierunkowana na redukcję zasobów sprzętowych, potrzebnych do implementacji automatu Moore'a. Jest ona oparta na przedstawieniu następnego kodu stanu jako konkatenacji kodu klasy zbioru wyjściowych zmiennych i kodu wierzchołka. Takie podejście pozwala wyeliminować zależność między stanami i wyjściowymi zmiennymi, a także zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do odpowiedniej liczby linii w równoważnym automacie Mealy’ego.
    The model of a microprogrammable Moore automaton is often used during the digital control systems realization [1 – 3]. The development of microelectronics has led to appearance of different programmable logic devices [7, 8] which are used for implementing micro-programmable automaton (MPA) logic circuits. One of the important problems of Moore MPA synthesis is the decrease of chip space occupied by the MPA logic circuit. The methods of solution of this problem depend strongly on logic elements used for implementing the MPA logic circuit [2 – 4]. In this paper we discuss the case when nanoelectronic programmable logic arrays (PLA) are used for implementing the Moore MPA logic circuit. The proposed method is based on representation of the next state code as a concatenation of code for the class of collection of output variables and code of the vertex (Fig. 2). In this method the classes of the pseudoequivalent states are used [1, 9]. Such an approach allows reducing the number of rows of the Moore MPA structure table up to the value of the equivalent Mealy MPA. As a result the area of the matrices generating input memory functions is optimized.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 772-775
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Optymalizacja układu logicznego mikroprogramowanego automatu Moorea przy użyciu nano-PLA
    Optimization of a logic circuit of the microprogrammed Moore machine with use of nano-PLA
    Autorzy:
    Titarenko, L.
    Hebda, O.
    Barkalov, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156294.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroprogramowany automat Moore'a
    nano-PLA
    stany pseudoekwiwalentne
    układ logiczny
    microprogrammable Moore automaton
    pseudoequivalent states
    logic circuit
    Opis:
    W artykule została przedstawiona metoda syntezy mikroprogramowanego automatu Moore'a implementowanego w układach nano-PLA. Metoda jest ukierunkowana na redukcję zasobów sprzętowych, potrzebnych do implementacji automatu Moore’a. Jest ona oparta na optymalnym kodowaniu stanów i rozbijaniu matrycy termów na dwie części. Takie podejście pozwala zmniejszyć liczbę linii w tablice przejść automatu Moore’a do odpowiedniej liczby linii w równoważnym automacie z wyjściami typu Mealy’ego.
    The model of the microprogrammable Moore automaton [6] is often used during the digital control systems realization [1, 4]. The development of microelectronics has led to appearance of different programmable logic devices [13, 15, 18], which are used for implementing microprogrammable automaton (MPA) logic circuits. One of the important problems of MPA synthesis is the decrease in the chip space occupied by MPA logic circuit. Solution of this problem allows decreasing the power consumption and increasing the clock rate. The methods of solution of this problem depend strongly on logic elements used for implementing the MPA logic circuit [2, 3, 13, 15]. In this paper we discuss the case when nanoelectronic programmable logic arrays (PLA) are used for implementing Moore MPA logic circuit. The approach is connected with optimal state encoding and decomposition of a matrix of terms in two sub-matrices (Fig. 2). To do it, the classes of the pseudoequivalent states are used [1, 4]. Such an approach allows reducing the number of rows of the structure table of Moore MPA up to this value of the equivalent Mealy MPA. As a result the area of the matrices generating input memory functions is optimized. The example of application of the proposed methods is given.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 11, 11; 1186-1190
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Optymalizacja skończonych automatów Moorea w układach CPLD
    Optimization of logic circuit of Moore FSM on CPLD
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/155570.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat stanów
    CPLD
    wbudowany blok pamięci
    algorytmiczna sieć działań
    FSM
    embedded memory blocks
    flow-chart of algorithm
    Opis:
    W pracy przedstawiona została metoda zmniejszania ilości makro-komórek w układach typu PAL przy pomocy skończonych automatów stanów z wyjściami typu Moore'a. Metoda ta jest oparta na wykorzystaniu nieużywanych wyjść osadzonych obszarów pamięci w celu reprezentacji kodu klasy pseudo-równoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Podany również jest przykład aplikacji zaproponowanego rozwiązania.
    Method of decrease of number of PAL macrocells in the circuit of Moore FSM is proposed. Method is based on usage of free outputs of embedded memory blocks to represent the code of the class of the pseudoequivalent states. Proposed approach permits to decrease the hardware amount without decrease of digital system performance. An example of application of proposed method is given.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 136-138
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza automatu Moore’a z wbudowanym blokiem pamięci w strukturach programowalnych
    EMB-based synthesis of Moore FSM
    Autorzy:
    Kołopieńczyk, M.
    Barkalov, A.
    Titarenko, L.
    Powiązania:
    https://bibliotekanauki.pl/articles/972136.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    Moore FSM
    RAM
    wbudowane bloki pamięci
    projektowanie
    układy logiczne
    Mealy FSM
    FPGA
    Embedded Memory Block
    design
    logic circuit
    Opis:
    W artykule zostanie przedstawiona metoda umożliwiająca syntezę skończonego automatu stanów typu Moore’a z wbudowanym blokiem pamięci (ang. Embedded Memory Blocks, EMB) w strukturach programowalnych typu FPGA (ang. Field Programmable Gate Array, FPGA). Zaproponowana metoda bazuje na kodowaniu pewnej wybranej części zbioru warunków logicznych przez dodatkowe zmienne. W artykule zostanie zaprezentowany przykład projektowania układu.
    The model of the Moore finite state machine (FSM) is very often used for representing a control unit [1]. Nowadays, two classes of programmable logic devices: complex programmable logic devices (CPLD) and field-programmable gate arrays (FPGA) are used for implementing logic circuits of FSMs [2, 3]. This paper deals with FPGA-based Moore FSMs. It is very important to use EMBs in the logic design. It leads to decreasing in both the number of interconnections and chip area occupied by an FSM logic circuit. In turn, it results in decrease in the propagation time as well as the consumed power of a circuit [9]. A lot of methods for implementing an FSM logic circuit with RAMs are known [10 – 19]. For rather complex FSMs, the method of replacement of logical conditions [20] is used. In this case, optimization efforts target hardware reduction for the multiplexer executing the replacement. In this paper we propose a method based on existence of pseudoequivalent states of the Moore FSM for solving this problem [21]. The method is based on replacement of some part of the set of logical conditions by additional variables. It results in diminishing the number of LUTs in the multiplexer used for replacement of logical conditions. To represent a control algorithm, the language of graph-schemes of algorithms [20] is used. An example of application of the proposed design method is given.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 776-780
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Optimization of logic circuit of Moore FSM on CPLD
    Optymalizacja skończonych automatów Moorea w układach CPLD
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/152661.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat Moore'a
    PAL makrokomórka
    CPLD
    wbudowany blok pamięci
    schemat blokowy algorytmu
    PAL macrocells
    embedded memory blocks
    flow-chart of algorithm
    Opis:
    Method of decrease of number of PAL macrocells in the circuit of Moore FSM is proposed. Method is based on usage of free outputs of embedded memory blocks to represent the code of the class of the pseudoequivalent states. Proposed approach permits to decrease the hardware amount without decrease of digital system performance. An example of application of proposed method is given.
    W pracy przedstawiona została metoda zmniejszania ilości makro-komórek w układach typu PAL przy pomocy automatów Moore'a FSM. Metoda ta jest oparta na wykorzystaniu nieużywanych wyjść osadzonych obszarów pamięci w celu reprezentacji kodu klasy pseudo-równoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Podany również jest przykład aplikacji zaproponowanego rozwiązania.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 18-20
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zmniejszenie zużycia makrokomórek PAL w realizacjach układowych automatów Moorea
    Hardware reduction for Moore FSM implemented with CPLD
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/152945.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat Moore'a
    jednostka sterująca
    układ cyfrowy
    układy programowalne
    Moore finite-state-machine
    control unit
    logic circuit
    programmable logic device
    Opis:
    W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji automatów Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć liczbę wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiony zostanie również przykład zaproponowanego rozwiązania oraz wyniki eksperymentu.
    The method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on the use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimizing the hardware without decreasing of the digital system performance. An example of application of the proposed method is given. Control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 11, 11; 1375-1377
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zmniejszenie zasobów sprzętowych w układach CPLD przy użyciu automatów Moorea
    Hardware reduction for Moore FSM implemented with CPLD
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/154725.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat Moore'a
    jednostka sterująca
    układ cyfrowy
    układy programowalne
    Moore finite-state-machine
    control unit
    logic circuit
    programmable logic device
    Opis:
    W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji skończonych automatów stanów z wyjściami typu Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiona zostanie również analiza zaproponowanego rozwiązania oraz wyniki eksperymentu.
    A method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimising the hardware without decreasing the digital system performance. An example of application of the proposed method is given. The control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 714-717
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Reduction in the number of PAL macrocells in the ciruit of a Moore FSM
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/929833.pdf
    Data publikacji:
    2007
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    Moore finite-state machine
    complex programmable logic devices
    design
    logic circuit
    pseudoequivalent states
    automat Moore'a
    złożone programowalne układy logiczne
    układ logiczny
    stan pseudorównoważny
    Opis:
    Optimization methods of logic circuits for Moore finite-state machines are proposed. These methods are based on the existence of pseudoequivalent states of a Moore finite-state machine, a wide fan-in of PAL macrocells and free resources of embedded memory blocks. The methods are oriented to hypothetical VLSI microcircuits based on the CPLD technology and containing PAL macrocells and embedded memory blocks. The conditions of effective application of each proposed method are shown. An algorithm to choose the best model of a finite-state machine for given conditions is proposed. Examples of proposed methods application are given. The effectiveness of the proposed methods is also investigated.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2007, 17, 4; 565-575
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Matrix implementation of Moore FSM with expansion of coding space
    Macierzowa implementacja automatu Moorea z rozszerzeniem przestrzeni kodowania
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Hebda, O.
    Powiązania:
    https://bibliotekanauki.pl/articles/154601.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat typu Moore'a
    sieć działań
    stany pseudorównoważne
    układ logiczny
    Moore FSM
    graph-scheme of algorithm
    pseudoequivalent states
    customized matrices
    logic circuit
    Opis:
    The proposed method is targeted on reduction of hardware amount in logic circuit of Moore finite-state machine implemented with customized matrices. The method is based on using more than minimal amount of variables in codes of FSM internal states. The method includes two stages of state encoding. The second stage is connected with recoding of states inside each class of pseudoequivalent states. An example is given for proposed method application.
    Zaproponowana metoda jest zorientowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze macierzowej. Metoda wykorzystuje dwuetapowe kodowanie stanów, w którym liczba zmiennych jest większa od minimalnej. W pierwszym etapie realizowane jest optymalne kodowanie stanów dla klas stanów pseudorównoważnych. Poszczególne stany są reprezentowane jako pojedynczy unikalny interwał boolowskiej przestrzeni kodów. Etap ten jest konieczny do zoptymalizowania układu realizującego funkcje wejść. W drugim etapie zamieniana jest kolejność stanów w ramach poszczególnych klas stanów pseudorównoważnych, co pozwala na optymalizację powierzchni macierzy implementującej funkcje wyjść. Proponowana metoda może zostać użyta w układach CPLD z komórkami PAL i PLA oraz w układach FPGA. W artykule przedstawiono także przykład zastosowania proponowanej metody.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 694-696
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-10 z 10

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies