- Tytuł:
-
Formalna weryfikacja automatycznego zrównoleglenia procesów
Formal verification of automatically parallelised processes - Autorzy:
-
Dziurzański, P.
Karpicki, M. - Powiązania:
- https://bibliotekanauki.pl/articles/155149.pdf
- Data publikacji:
- 2006
- Wydawca:
- Stowarzyszenie Inżynierów i Techników Mechaników Polskich
- Tematy:
-
formalna weryfikacja
logika temporalna CTL
asercja
równoleglizowanie
SystemC
formal verification
parallelisation
assertion - Opis:
-
W artykule przedstawiono technikę formalnej weryfikacji systemów sprzętowo-programowych opisanych za pomocą języka opisu systemów SystemC. Formalnej weryfikacji dokonuje się z wykorzystaniem logiki temporalnej CTL i asercji. Przedstawiono formuły CTL dla systemu z jedną sekcją równoległą. Badania eksperymentalne wykazały liniowy wzrost liczby formuł i liniowy przyrost czasu działania programu automatycznie wstawiającego asercję, przez co prezentowane podejście nadaje się do zastosowań przemysłowych.
In this paper, we present a formal verification technique of software/hardware systems given in the SystemC system description language. The verification is performed using temporal logic CTL and assertions. We enumerate the CTL formulas generated from a system with a single parallel section. Experimental results present a linear growth of a number of formulas and linear growth of the execution time of the developed tool that automatically inserts CTL assertions. Consequently, the proposed approach is suitable for industrial applications. - Źródło:
-
Pomiary Automatyka Kontrola; 2006, R. 52, nr 11, 11; 35-38
0032-4140 - Pojawia się w:
- Pomiary Automatyka Kontrola
- Dostawca treści:
- Biblioteka Nauki
Artykuł