Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Pelka, R." wg kryterium: Autor

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-6 z 6
    Tytuł:
    Mikrosystem z układem Zynq do dystrybucji strumienia danychz chaotycznych generatorów PRBG w sieci LAN
    A microsystem with Zynq device for distribution of bit-streams from chaotic PRBG generators in LAN
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/154422.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    generatory pseudolosowe
    chaos
    SoC
    FPGA
    pseudorandom generators
    Opis:
    W artykule przedstawiono projekt i wyniki badań eksperymentalnych mikrosystemu w układzie SoC Zynq (Xilinx) przeznaczonego do dystrybucji strumienia danych z chaotycznych generatorów pseudolosowych (PRBG) w sieci LAN. Opisano implementację kilku wariantów architektur chaotycznych generatorów binarnych sekwencji pseudolosowych. Kompletny system zajmuje 2% przerzutników i 7% bloków LUT dostępnych w układzie XC7Z020. Szybkość transmisji danych w sieci LAN, w zależności od konfiguracji systemu, wynosi od 8,8 Mb/s do 53,4 Mb/s. Opracowano aplikację do badań i wspomagania prac projektowych z wykorzystaniem proponowanego mikrosystemu.
    This paper presents a concept, design and experimental results of a SoC-based microsystem with Zynq device from Xilinx, for distribution of chaotic pseudo-random bit-stream from PRBG via LAN. Several variants of PRBGs architectures have been described and tested. The complete system requires about 2% of flip-flops and 7% of LUTs available in the XC7Z020 device. The maximum speed of data transmission on LAN, depends on the system configuration, and varies from 8.8 Mbps to 53.4 Mbps. A dedicated computer application has been developed to support the research and design with use of the proposed microsystem. Pseudo-random bit-stream generators are used e.g. in cryptography and for testing digital systems. Often there is a need for high-speed transmission of data streams to multiple recipients at the same time. The described system supports the distribution of data obtained from embedded PRBGs over the LAN. In order to manage the distribution process, a dedicated client-server has been proposed. The hardware platform and objectives of the system for generation and distribution of pseudo-random sequences are discussed. There are presented the main features of the tools used for development of the project, the software and the library of utility modules that can be used in dedicated user applications.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 845-847
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja algorytmu szyfrującego Rijndael (AES) w układzie FPGA Virtex 4FX
    Implementation of the ciphering algorithm Rijndael (AES) in Virtex 4FX FPGA device
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/151888.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    szyfrowanie
    algorytm Rijndael
    FPGA
    data encryption
    Rijndael algorithm
    Opis:
    W artykule przedstawiono budowę, działanie i wyniki badań eksperymentalnych bloku IP-core, który może równolegle szyfrować/ deszyfrować dwa strumienie danych przy użyciu algorytmu Rijndael ze 128-bitowym kluczem, dostarczanych za pośrednictwem magistrali Processor Local Bus (PLB). Podany został kompletny opis systemu składającego się z procesora MicroBlaze oraz podłączonego do niego IP-core. Dokonano pomiarów szybkości przetwarzania w zależności od wybranego trybu pracy.
    The paper presents design, principle of operation and experimental results of a dedicated IP-core developed for parallel data encryption/decription of two data streams provided by the Processor Local Bus (PLB). The encryption process is based on the standardized Rijndael algorithm with an 128-bit encryption key. The algorithm is performed by two cooperating with each other PicoBlaze processors, with extended internal RAM and shared 2kB ROM. An architecture of IP-core block is shown in Fig. 2. The extended RAM stores the generated sub-keys for consecutive rounds. Using the substitution tables stored in ROM it is possible to achieve a uniform speed of data encryption and decryption. There is also proposed a special operating mode that changes the encryption key when a single data stream is processed. The detailed description of the complete digital system consisting of the IP-core and MicroBlaze processor is given. The experimental results of data encryption throughput are also presented. The comparison with similar solutions reported by other authors is discussed.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 591-593
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Pipelined architecture of a chaotic pseudo-random number generator in a Cyclone V SoC device
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/114371.pdf
    Data publikacji:
    2015
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    chaotic system
    random number generators
    FPGA
    SoC
    Opis:
    In this paper, we present a novel, optimized microarchitecture of a pseudo-random number generator (PRNG) based on the chaotic model with frequency dependent negative resistances (FDNR). The project was focused on optimization of the PRNG architecture to achieve the highest possible output throughput of the generated pseudo-random sequences. As a result we got a model of the pipelined PRNG that was implemented in Cyclone V SoC from Altera and verified experimentally. All versions of the PRNG were tested by standard statistical tests NIST SP800-22. In addition, we also provide a brief comparison with the PRNG implementation in SoC from Xilinx.
    Źródło:
    Measurement Automation Monitoring; 2015, 61, 7; 287-289
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja pakietu testów statystycznych do badania generatorów pseudolosowych w układzie programowalnym
    Statistical tests of pseudo-random number generators in a programmable device
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/153896.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    analiza statystyczna
    generator losowy
    FPGA
    statistical tests
    random number generator
    Opis:
    W artykule przedstawiono projekt i wyniki badań eksperymentalnych mikrosystemu w układzie SoC Zynq (Xilinx) przeznaczonego do analizy statystycznej z użyciem pakietu NIST SP800-22 binarnych sekwencji pochodzących z implementowanych chaotycznych generatorów pseudolosowych. Omówiono sposób implementację pakiet testów NIST oraz wskazano potencjalne możliwości zrealizowania wybranych operacji sprzętowo. Kompletny system zajmuje 4% przerzutników i 19% bloków LUT dostępnych w układzie XC7Z020. Zastosowanie proponowanych mechanizmów pozwoliło na uzyskanie wydajności na poziomie 100 Mb/s.
    This paper presents the concept, design and experimental results of a SoCbased microsystem with Zynq device from Xilinx, for statistical testing of bit-streams from pseudo-random bit generators (PRBGs). In order to detect any symptoms of non-random behavior of PRBGs, we apply the commonly used statistical tests proposed by NIST as a standard package SP800-22. Five basic tests out of 15 tests from the NIST package have been converted from PC platform and adopted to specific embedded ARM architecture. Key elements of statistical analysis are performed by a dedicated analyzer implemented in programmable logic while the other functions are executed by an integrated dual-core processor. The complete microsystem uses 4% of flip-flops and 19% of LUTs available in the XC7Z020 SoC device. The operation of the microsystem has been optimized by assumption of fixed confidence level of statistical tests and constant data sample size equal to 220. Using these values we get the maximum throughput of data analysis at the level of 100 Mbps. The proposed system may be used for real-time analysis and tracing of pseudo-random binary sequences obtained from integrated PRBGs. This feature is an important improvement in statistical testing of high bit-rate data streams since conventional NIST tests running on the PC platform can be executed in the off-line mode only. Our further work will be focused on the implementation of some other tests from the NIST package and speedup techniques based on multiple bit analysis in a single clock cycle.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 459-461
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja generatorów cyfrowego chaosu do zastosowań w kryptografii w układzie FPGA
    Implementation of digital chaos generators for cryptography applications in FPGA
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/154625.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    chaos
    atraktor
    FPGA
    attractor
    Opis:
    W artykule przedstawiono wyniki badań dotyczących implementacji układów generatorów chaosu w układzie FPGA Virtex 5FXT. Podano opis oraz porównanie sposobów realizacji obliczeń, które umożliwiają generowanie chaotycznego ciągu liczb w zależności od przyjętych parametrów początkowych. Dokonano weryfikacji eksperymentalnej poprawności generowanych ciągów w zależności od przyjętej precyzji obliczeniowej.
    The paper presents results of a study on implementation of digital chaos generators in the FPGA Virtex 5FXT device. There are described three mappings: logistic, Hénon and Rössler. The impact of fixed-point number representation on precision was tested. All waveforms (chaotic series) were experimentally generated and their chaotic behaviour was checked. The second section presents the mappings used in experimental tests. Then there are described the reasons for choosing a particular type of arithmetic, a way of number representation, and tools used for project creation. Finally, there are given the results of experimental verification of chaos generators and there is described a version operating at the maximum frequency. In order to estimate the practical usefulness of the proposed chaos generator, the required amount of FPGA resources for different versions of generators was determined and compared. The maximum speed (frequency) of generators was also tested. A sample plot of the Henon attractor is shown in Fig. 4.1. At the end of the paper there is a brief comparison with similar solu-tions reported by other authors.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 711-713
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja algorytmu szyfrującego AES-128 w układzie FPGA Spartan 3E z procesorami PicoBlaze
    Implementation of ciphering algorithm AES-128 in FPGA Spartan 3E with PicoBlaze processors
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/156238.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    szyfrowanie
    algorytm AES
    FPGA
    data encryption
    AES algorithm
    Opis:
    W artykule przedstawiono wyniki badań dotyczących implementacji algorytmu szyfrującego AES-128 (Advanced Encryption Standard) w układzie FPGA (Field Programmable Gate Array) Spartan 3E. Podano opis kompletnego systemu cyfrowego, który umożliwia odbiór strumienia danych przez złącze szeregowe i ich szyfrowanie. W projekcie w istotny sposób zredukowano koszt i pobór mocy mikrosystemu dzięki zastosowa-niu układu Spartan 3E z dwoma procesorami PicoBlaze. Przedstawiono wyniki badań eksperymentalnych zaimplementowanego algorytmu pod kątem szybkości przetwarzania strumienia danych.
    In this paper we present implementation of the AES-128 (Advanced Encryption Standard ) ciphering algorithm in FPGA (Field Programmable Gate Array) Spartan 3E device. The complete digital microsystem is described, which receives a data stream by serial interface, and performs real-time encryption using the AES-128 ciphering algorithm. An important feature of the developed microsystem is significantly reduced size and power dissipation of the device. It has been obtained by optimized architecture of the encryption scheme, using look-up-tables and two PicoBlaze cores. Results of experimental tests focused on the maximum data throughput are also presented.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 520-522
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-6 z 6

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies