Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Smyk, M." wg kryterium: Autor

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 19
Tytuł:
FPGA realization of an improved alpha max plus beta min algorithm
Autorzy:
Czyżak, M.
Smyk, R.
Powiązania:
https://bibliotekanauki.pl/articles/376709.pdf
Data publikacji:
2014
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
square root computation
alpha max plus beta min algorithm
field programmable gate array (FPGA)
Opis:
The improved version of the alpha max plus beta min square-rooting algorithm and its realization in the Field Programmable Gate Array (FPGA) are presented. The algorithm computes the square root to calculate the approximate magnitude of a complex sample. It is especially useful for pipelined calculations in the DSP. The improved version allows to reduce the peak error from about 4% to 0.33%. This is attained by determination of the approximate ratio of arguments and adequate selection of algorithm coefficients. Four approximation regions are used and hence four sets of coefficients. Also a Xilinx FPGA implementation for 12-bit sign magnitude numbers is shown.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2014, 80; 151-160
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zdalny pomiar prądu z możliwością obróbki cyfrowej w FPGA
Remote current measurement with digital processing in FPGA
Autorzy:
Smyk, R.
Czyżak, M.
Powiązania:
https://bibliotekanauki.pl/articles/377179.pdf
Data publikacji:
2015
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
pomiar prądu
FPGA
ZigBee
sterowanie zasilaniem
Opis:
W artykule przedstawiono realizację modułowego systemu pomiarowo-kontrolnego sterującego wariantami zasilania odbiorników 230 V. System umożliwia kontrolę poboru prądu przez urządzenia infrastruktury informatycznej w biurze. Wykrywa moment pojawienia się obniżonego poboru prądu przez urządzenia. Umożliwia to odłączenie ich od zasilania celem obniżenia kosztów zużycia energii. Do pomiaru prądu wykorzystano moduły przetworników scalonych prąd/napięcie. W ramach pracy zrealizowano rozproszony moduł sprzętowy akwizycji i wysyłania danych pomiarowych z transmisją bezprzewodową w standardzie Zigbee, między punktem pomiarowym a monitorującym oraz między punktem monitorującym a wykonawczym. Moduł pomiarowy zrealizowano w układzie Altera.
The paper presents the implementation of a modular control measurement system that controls the mains supply of 230V equipment. The system realizes the control of current consumption by the computer infrastructure in an office. The system detects the condition of lower current consumption. It allows to cut off the selected devices from the supply in order to reduce the energy cost. The integrated converters current/voltage are used to measure currents. In this work also a hardware module that performs data acquisition with a use of wireless transmission between the measurement and the monitoring points is presented. For transmission the Zigbee standard has been applied. The measurement module has been impemented in the Altera FPGA environment.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2015, 84; 153-159
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Improved magnitude estimation of complex numbers using alpha max and beta min algorithm
Ulepszony algorytm aproksymacji modułu liczby zespolonej z wykorzystaniem metody alpha max beta min
Autorzy:
Smyk, R.
Czyżak, M.
Powiązania:
https://bibliotekanauki.pl/articles/267282.pdf
Data publikacji:
2016
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
alpha max beta min algorithm
complex number
magnitude
algorytm alpha max beta min
aproksymacja modułu liczby zespolonej
Opis:
The paper presents an improved algorithm for calculating the magnitude of complex numbers. This problem, which is a special case of square rooting, occurs for example, in FFT processors and complex FIR filters. The proposed method of magnitude calculation makes use of the modified alpha max and beta min algorithm. The improved version of the algorithm allows to control the maximum magnitude approximation error by using an adequate number of approximation regions. In this way it is possible to reduce the maximum error to 3.95% for one region, and 0.24% and 0.06% for four and eight regions, respectively. This algorithm in its basic form requires only two multiplications by a constant and one addition which are preceded by the choice of greater of two arguments with respect to their absolute values. The improved version requires one general division to determine the proper approximation region. The algorithm implementation issues are considered in the accompanying paper.
W artykule przedstawiono ulepszony algorytm aproksymacji modułu liczby zespolonej. Wyznaczanie modułu liczby zespolonej wymagane jest przykładowo przy realizacji FFT i filtracji cyfrowej sygnałów zespolonych. Jest to specjalny przypadek obliczania pierwisatka kwadratowego. Wersja ulepszona algorytmu umożliwia pełną kontrolę maksymalnego błędu wyznaczania modułu liczby zespolonej. Możliwe jest to dzięki wyprowadzeniu ogólnej postaci algorytmu dla dowolnej liczby regionów aproksymacji. Umożliwia to redukcję wspomnianego błędu aproksymacji z 3,95% dla jednego regionu, do przykładowo 0,24% dla czterech regionów i 0,06% dla ośmiu regionów aproksymacji. Proponowana metoda bazuje na zmodyfikowanej wersji algorytmu alpha max beta min. Algorytm ten wymaga najpierw porównania wartości bezwzględnych części rzeczywistej i części urojonej liczby zespolonej w celu wyznaczenia większej z nich. Następnie algorytm w wersji podstawowej z jednym regionem aproksymacji konieczne jest wykonanie tylko dwóch mnożeń przez stałą oraz jednego sumowania. W wersji ulepszonej wykonywane jest dodatkowe dzielenie celem wyznaczenia odpowiedniego regionu aproksymacji. Zastosowano tu beziteracyjny algorytm dzielenia. Szczegółowe zagadnienia związane z implementacją układową ulepszonej wersji algorytmu zostały przedstawione w artykule towarzyszącym.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2016, 51; 167-171
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
RNS/TCS converter design using high-level synthesis in FPGA
Wysokopoziomowa synteza konwertera RNS/U2 w FPGA
Autorzy:
Smyk, R.
Czyżak, M.
Powiązania:
https://bibliotekanauki.pl/articles/269200.pdf
Data publikacji:
2017
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
Residue Number System
RNS
two's-complement system
TCS
Chinese Remainder Theorem I
CRT I
FPGA
system resztowy
system z uzupełnieniem do 2
U2
konwerter RNS/U2
chińskie twierdzenie o resztach
Opis:
An experimental high-level synthesis (HLS) of the residue number system (RNS) to two’s-complement system (TCS) converter in the Vivado Xilinx FPGA environment is shown. The assumed approach makes use of the Chinese Remainder Theorem I (CRT I). The HLS simplifies and accelerates the design and implementation process, moreover the HLS synthesized architecture requires less hardware by about 20% but the operational frequency is smaller by 30% than that for the VHDL designed converter.
W pracy przedstawiono eksperymentalną wysokopoziomową syntezę w FPGA konwertera L systemu resztowego do systemu reprezentacji z uzupełnieniem do 2 (U2). W zastosowanym podejściu wykorzystano algorytm konwersji na bazie chińskiego twierdzenia o resztach (CRT 1), Zauważono, że synteza wysokopoziomowa ułatwia proces projektowania oraz zauważalnie skraca czas testowania układu. Zaprojektowana architektura konwertera przy wykorzystaniu syntezy wysokopoziomowej pochłania o około 20% zasobów układu FPGA mniej niż dla konwertera zaprojektowanego przy użyciu języka VHDL, jednak maksymalna częstotliwość pracy jest niższa o około 30%.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2017, 57; 121-126
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Remote current measurement with FPGA digital processing
Autorzy:
Smyk, R.
Czyżak, M.
Powiązania:
https://bibliotekanauki.pl/articles/97634.pdf
Data publikacji:
2015
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
mains supply control
current measurement
FPGA
ZigBee standard
Opis:
The work presents an implementation of a modular measurement and control system that controls variants of mains supply of 230V electrical equipment. The system allows to supervise power consumption in the office electronic equipment. The system detects the instant of the reduced power consumption by a device and makes possible its switch-off in order to reduce energy cost. The current is measured with integrated current/voltage converters. The customized hardware has been built for the distributed acquisition system that includes: the data sending module with wireless transmission using ZigBee standard between the measurement point and monitoring point and switching devices. The measurement module was implemented using Altera FPGA.
Źródło:
Computer Applications in Electrical Engineering; 2015, 13; 310-318
1508-4248
Pojawia się w:
Computer Applications in Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
On simplification of residue scaling process in pipelined Radix-4 MQRNS FFT processor
Autorzy:
Smyk, R.
Czyżak, M.
Powiązania:
https://bibliotekanauki.pl/articles/97551.pdf
Data publikacji:
2014
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
fast Fourier transform
residue number system
modified quadratic residue number system
pipelined FFT processor
Opis:
Residue scaling is needed in pipelined FFT radix-4 processors based on the Modified Quadratic Residue Number System (MQRNS) at the output of each butterfly. Such processor uses serial connection of radix-4 butterflies. Each butterfly comprises n subunits, one for each modulus of the RNS base and generates four complex residue numbers. In order to prevent arithmetic overflow intermediate results after each butterfly have to be scaled, i.e. divided by a certain constant. The number range of the processed signal increases due to transformation of coefficients of the FFT algorithm to integers and summation and multiplication within the butterfly. The direct approach would require eight residue scalers that would be highly ineffective regarding that such a set of scalers had to be placed after each butterfly. We show and analyze a structure which uses parallel-to-serial transformation of groups of numbers so that only two residue scalers are needed.
Źródło:
Computer Applications in Electrical Engineering; 2014, 12; 588-596
1508-4248
Pojawia się w:
Computer Applications in Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Obliczanie modułu liczby zespolonej w FPGA z użyciem algorytmu CORDIC
Computation of magnitude of complex number in FPGA using cordic
Autorzy:
Czyżak, M.
Smyk, R.
Powiązania:
https://bibliotekanauki.pl/articles/377349.pdf
Data publikacji:
2015
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
moduł liczby zespolonej
CORDIC
FPGA
Opis:
W pracy przedstawiono obliczanie modułu liczb zespolonych z użyciem zmodyfikowanej wersji algorytmu CORDIC przy zastosowaniu pięciu stopni iteracyjnych. Zaprezentowano zależność wielkości błędu od liczby stopni algorytmu CORDIC dla arytmetyki zmiennoprzecinkowej jak również zbadano wpływ użycia arytmetyki całkowitej. Zaproponowana modyfikacja algorytmu CORDIC dla arytmetyki całkowitej polega na wprowadzeniu korekcji po zakończeniu podstawowych obliczeń w celu zmniejszenia maksymalnego błędu. Wartość korekcji jest ustalana na podstawie stosunku współrzędnych uzyskanych po piątym stopniu iteracyjnym. Korekcja pozwala na około dwukrotną redukcję błędu maksymalnego. W pracy pokazano też przykładową architekturę układu realizującego zmodyfikowany algorytm w układzie FPGA.
The work presents computation of the magnitude of complex numbers with a modified version of the CORDIC algorithm using five iteration steps. A relationship between the error and the number of CORDIC iterations for floating point arithmetic was examined as well as the impact of using the integer arithmetic. The proposed modification of the algorithm for integer arithmetic relies upon the introduction of a correction after performing the assumed number CORDIC iterations The correction value is established upon the approximate quotient of coordinates obtained after the fifth iteration step. Such correction allows to reduce the maximum error approximately by half. The architecture implementing the algorithm in the FPGA is also shown.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2015, 84; 161-171
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja na poziomie RTL obliczania pierwiastka kwadratowego z użyciem metody nieodtwarzającej
Implementation at the RTL level of square rooting with a use of non-restoring method
Autorzy:
Smyk, R.
Czyżak, M.
Powiązania:
https://bibliotekanauki.pl/articles/377426.pdf
Data publikacji:
2016
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
FPGA
moduł sygnałów zespolonych
metoda nieodtwarzająca
pierwiastek kwadratowy
Opis:
Obliczanie pierwiastka kwadratowego jest jedną z kluczowych operacji cyfrowego przetwarzania sygnałów szczególnie przy obliczaniu modułu sygnałów zespolonych. W pracy przedstawiono algorytm obliczania pierwiastka kwadratowego metodą nieodtwarzającą oraz jego układową realizację. Metoda umożliwia oszczędną realizację układową bazującą na sumatorach i rejestrach. Przeanalizowano wymagania sprzętowe obliczania pierwiastka kwadratowego dla operandów 8-, 16- i 32-bitowych. Przedstawiono implementację w VHDL oraz wynik syntezy układu dla wybranych wariantów w środowisku Altera Quartus II FPGA.
Computation of square root is the crucial operation in digital signal processing, especially when computing the modulus of complex signals. In this work we present the square rooting algorithm using non-restoring method and its implementation at the RTL level. The method allows for compact realization that uses adders and registers only. The hardware requirements for square rooting for 8-, 16- and 32-bit operand have been analyzed. An VHDL implementation has been presented as well as the results of synthesis for the chosen variants in Altera Quartus II environment.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2016, 87; 279-288
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
On configuration of residue scaling process in pipelined radix-4 MQRNS FFT processor
Autorzy:
Smyk, R.
Czyżak, M.
Powiązania:
https://bibliotekanauki.pl/articles/377692.pdf
Data publikacji:
2014
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
fast Fourier transform
residue number system
modified quadratic residue number system
FFT pipelined processor
Opis:
Residue scaling is needed in pipelined FFT radix-4 processors based on the Modified Quadratic Residue Number System (MQRNS) at the output of each butterfly. Such processor uses serial connection of radix-4 butterflies. Each butterfly comprises n subunits, one for each modulus of the RNS base and generates four complex residue numbers. In order to prevent the arithmetic overflow in the succesive stage, every number has to be scaled, i.e. divided by a certain constant. The dynamic range of the processed signal increases due to the summation within the butterfly and the transformation of coefficients of the FFT algorithm to integers. The direct approach would require eight residue scalers that would be highly ineffective regarding that such a set of scalers had to be placed after each butterfly. We show and analyze a structure which uses parallel-to-serial transformation of groups of numbers so that only two scalers are needed.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2014, 80; 145-150
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
High level synthesis in FPGA of TCS/RNS converter
Autorzy:
Smyk, R.
Czyżak, M.
Powiązania:
https://bibliotekanauki.pl/articles/377883.pdf
Data publikacji:
2017
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
high–level synthesis
residue number system
FPGA
C++ language
two's complement–to–residue converter
Opis:
The work presents the design process of the TCS/RNS (two's complement–to– residue) converter in Xilinx FPGA with the use of HLS approach. This new approach allows for the design of dedicated FPGA circuits using high level languages such as C++ language. Such approach replaces, to some extent, much more tedious design with VHDL or Verilog and facilitates the design process. The algorithm realized by the given hardware circuit is represented as the program in C++. The performed design experiments had to show whether the obtained structures of TCS/RNS converter are acceptable with respect to speed and hardware complexity. The other aim of the work was to examine whether it is enough to write the program in C++ with the use of basic arithmetic operators or bit–level description is necessary. Finally, we present the discussion of results of the TCS/RNS converter design in Xilinx Vivado HLS environment.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2017, 91; 143-154
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
FPGA computation of magnitude of complex numbers using modified CORDIC algorithm
Obliczanie modułu liczb zespolonych w FPGA przy zastosowaniu algorytmu CORDIC
Autorzy:
Czyżak, M.
Smyk, R.
Powiązania:
https://bibliotekanauki.pl/articles/267681.pdf
Data publikacji:
2015
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
magnitude of complex number
CORDIC
FPGA
moduł liczby zespolonej
Opis:
In this work we present computation of the magnitude of complex numbers using a modified version of the CORDIC algorithm that uses only five iterations. The relationship between the computation error and the number of CORDIC iterations are presented for floating-point and integer arithmetics. The proposed modification of CORDIC for integer arithmetic relies upon the introduction of correction once basic computations are performed in order to reduce the maximum error. The correction value is derived using the coordinate and magnitude values obtained after the fifth iteration. The correction allows to reduce the maximum error by about 79%. The exemplary FPGA implementation of the modified algorithm is also presented.
W pracy zaprezentowano obliczanie modułu liczb zespolonych przy zastosowaniu zmodyfikowanego algorytmu CORDIC, który wykorzystuje tylko pięć iteracji. Podano związek między błędem aproksymacji a liczbą iteracji dla arytmetyki zmiennoprzecinkowej i całkowitej. Zaproponowana modyfikacja algorytmu CORDIC dla arytmetyki całkowitej polega na wprowadzeniu korekcji po zakończeniu podstawowych obliczeń w celu zmniejszenia błędu maksymalnego. Korekcja jest wprowadzana na podstawie współrzędnych otrzymanych po piątym stopniu algorytmu. Pokazano także przykładową implementacje algorytmu w FPGA.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2015, 47; 35-38
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementation of magnitude calculation of complex numbers using improved alpha max plus beta min algorithm
Implementacja sprzętowa obliczania modułu liczby zespolonej z wykorzystaniem ulepszonego algorytmu alpha max plus beta min
Autorzy:
Smyk, R.
Czyżak, M.
Powiązania:
https://bibliotekanauki.pl/articles/268550.pdf
Data publikacji:
2016
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
alpha max plus beta min algorithm
complex numbers
magnitude
FPGA
algorytm alpha max beta min
moduł liczby zespolonej
Opis:
The paper presents the hardware implementation of the improved alpha max plus beta min algorithm for calculating the magnitude of complex numbers. This version of the algorithm requires the general division which is performed using a noniterative multiplicative division algorithm. We analyze in detail the division algorithm, its error and the impact of finite word-length signal representations on the assumed total computation error. An analysis is performed to determine the binary length of operands at each stage of the magnitude calculator in order not to exceed the assumed total error. An FPGA implementation is presented along with its hardware requirement and delay.
W artykule przedstawiono układową implementację ulepszonego algorytmu wyznaczania modułu liczby zespolonej. Wersja ta wymaga realizacji dzielenia sprzętowego. Zaproponowano wykorzystanie własnej nieiteracyjnej metody dzielenia. Wykonano szczegółową analizę algorytmu dzielenia pod kątem wyznaczenia wpływu skończonej długości reprezentacji binarnych sygnału wejściowego i sygnałów wewnętrznych układu na całkowity błąd dzielenia. Oszacowano również błąd całkowity obliczania modułu liczby zespolonej wynikający z wykorzystania nieiteracyjnej metody dzielenia. Ostatecznie wyprowadzono zależności pozwalające na dobór długości binarnej reprezentacji współczynników algorytmu dzielenia, przy której nie zostanie przekroczony maksymalny błąd obliczania modułu wynikający z właściwości numerycznych. Finalnie przedstawiono realizację rozwiązania układowego dedykowanego dla FPGA wraz z wynikiem syntezy w środowisku Xilinx.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2016, 51; 173-179
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Pipelined division of signed numbers with the use of residue arithmetic for small number range with the programmable gate array
Autorzy:
Smyk, R.
Ulman, Z.
Czyżak, M.
Powiązania:
https://bibliotekanauki.pl/articles/376378.pdf
Data publikacji:
2013
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
pipelining
residue number system
RNS
residue arithmetic
Opis:
In this work an architecture of the pipelined signed residue divider for the small number range is presented. Its operation is based on reciprocal calculation and multiplication by the dividend. The divisor in the signed binary form is used to compute the approximated reciprocal in the residue form by the table look-up. In order to limit the look-up table address an algoritm based on segmentation of the divisor into two segments is used. The approximate reciprocal transformed to residue representation with the proper sign is stored in look-up tables. During operation it is multiplied by the dividend in the residue form and subsequently scaled. The pipelined realization of the divider in the FPGA environment is also shown.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2013, 76; 117-126
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Pipelined division of signed numbers with the use of residue arithmetic in FPGA
Autorzy:
Czyżak, M.
Smyk, R.
Ulman, Z.
Powiązania:
https://bibliotekanauki.pl/articles/97191.pdf
Data publikacji:
2013
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
residue number system
division
multiplicative division algorithm
scaling
FPGA
Opis:
An architecture of a pipelined signed residue divider for small number ranges is presented. The divider makes use of the multiplicative division algorithm where initially the reciprocal of the divisor is calculated and subsequently multiplied by the dividend. The divisor represented in the signed binary form is used to compute the approximated reciprocal in the residue form by the table look-up. In order to reduce the needed length of the look-up table address, a reciprocal computation algorithm based on segmentation of the divisor into two segments is used. The signed approximate reciprocal, transformed to the residue representation, is stored in look-up tables division and multiplied by the dividend in the residue form. The obtained quotient is scaled. The pipelined realization of the divider in the FPGA environment is also shown.
Źródło:
Computer Applications in Electrical Engineering; 2013, 11; 455-464
1508-4248
Pojawia się w:
Computer Applications in Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Scaling of signed residue numbers with mixed-radix conversion in FPGA with extended scaling factor selection
Autorzy:
Smyk, R.
Czyżak, M.
Ulman, Z.
Powiązania:
https://bibliotekanauki.pl/articles/97226.pdf
Data publikacji:
2013
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
residue number system
RNS
scaling
scaling algorithms
mixed-radix system
MRS
FPGA
Opis:
A scaling technique of signed residue numbers in FPGA is proposed. The technique is based on conversion of residue numbers to the Mixed-Radix System (MRS). The scaling factor is assumed to be a moduli product from the Residue Number System (RNS) base. Scaling is performed by scaling of MRS terms, the subsequent generation of residue representations of scaled terms, binary addition of these representations and generation of residues for all moduli. The sign of the residue number is detected by using the most significant digit of the MRS representation. Basic blocks of the scaler are realized in the form of modified two-operand modulo adders with included additional multiply and modulo reduction operations. An exemplary pipelined realization of the scaler in the Xilinx FPGA environment is shown. The design is based on Look-Up Tables (LUT)(2,sup>6 x 1) that simulate small RAMs which serve as main components for the look-up realization. Also a method is shown that allows for flexible selection of scaling factors from a set of moduli products of the RNS base. This is made by forming auxiliary MRSs by permutation of moduli of the base. All formed MRSs are associated with the given RNS with respect to the base but each MRS has different set of weights. Thus for the required scaling factor, the suitable MRS can be chosen that provides for the scaling error smaller than 1.
Źródło:
Computer Applications in Electrical Engineering; 2013, 11; 465-477
1508-4248
Pojawia się w:
Computer Applications in Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 19

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies