Temat: Układ - Katalog OPAC zbiorów

Skocz do pozycji: 1.

Tytuł:: Methods of designing of compositional microprogram control units with mutual memory
Metody projektowania mikroprogramowanych jednostek sterujących o adresowaniu wspólnym
Autorzy:: Wiśniewski, R.
Barkalov, A. A.
Janik, A.
Powiązania:: https://bibliotekanauki.pl/articles/156222.pdf
Data publikacji:: 2008
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: mikroprogramowany układ sterujący
programowalny układ FPGA
compositional microprogram control unit (CMCU)
field programmable gate array (FPGA)
Opis:: In the article four designing methods of Compositional Microprogram Control Unit (CMCU) will be described and compared. The first one - with mutual memory - is traditional way of synthesis of CMCU. Here operational vertices of the initial flow chart that describes the functionality of control units are replaced with operational linear chains that permit to minimize the number of internal states of the controller. Three remaining methods are based on the CMCU with mutual memory; however there are additional improvements that allow reducing the number of logic elements that are required for implementation of CMCU on programmable device. Detailed results of investigations will be shown in the paper. Authors have performed researches where over 100 benchmarks (descriptions of CMCU) were designed with all four methods and implemented on an FPGA. Results of implementation will be studied and analyzed in detail and described in the paper.
W referacie zaprezentowane zostaną cztery metody projektowania mikroprogramowanych jednostek sterujących. Pierwsza metoda to tradycyjny sposób syntezy sterownika o adresowaniu wspólnym. Na jej podstawie opracowane zostały trzy inne metody projektowania mikroprogramowanych układów sterujących. Wprowadzono modyfikacje w strukturze sterownika, których głównym celem była redukcja liczby wykorzystanych elementów logicznych podczas implementacji systemu w matrycach FPGA. W artykule przedstawione zostaną szczegółowe wyniki badań przeprowadzonych przez autorów. Każdy sterownik zaprojektowano wszystkimi czterema metodami, a następnie przeprowadzono operacje syntezy oraz implementacji. Końcowe wyniki zajętości poszczególnych wersji w programowalnych matrycach FPGA zostaną szczegółowo przeanalizowane.
Źródło:: Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 493-495
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 2.

Tytuł:: Projektowanie sterowników mikroprogramowanych z wykorzystaniem bloków pamięci układów programowalnych
Design of microprogrammed controllers with dedicated memory blocks
Autorzy:: Wiśniewski, R.
Barkalov, A. A.
Halang, W. A.
Powiązania:: https://bibliotekanauki.pl/articles/151796.pdf
Data publikacji:: 2009
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: sterownik mikroprogramowany (mikroprogramowany układ sterujący)
programowalny układ FPGA
Microprogrammed Controller (Compositional Microprogram Control Unit)
field programmable gate array (FPGA)
Opis:: W artykule zaprezentowana zostanie nowa metoda projektowania sterowników mikroprogramowanych. W proponowanym rozwiązaniu zarówno moduł pamięci, jak i część adresująca sterownika realizowane są z wykorzystaniem dedykowanych bloków pamięci układów programowalnych. Dzięki temu układ sterujący może zostać w łatwy sposób zweryfikowany pod kątem bezpieczeństwa. Ponadto zredukowana zostaje liczba wykorzystanych elementów logicznych, które są niezbędne do implementacji układu sterującego w matrycach programowalnych. Trzecią istotną korzyścią proponowanej metody jest możliwość zastosowania częściowej rekonfiguracji zarówno części zarządzającej jak i modułu pamięci sterownika. Idea metody zostanie zilustrowana przykładem. Pokazane zostaną wszystkie kroki, które są niezbędne do realizacji układu z wykorzystaniem proponowanej metody.
A compositional microprogram control unit (also called a microprogrammed controller) is a multi-level device whose control unit consists of two main units. The first one is responsible for addressing microinstructions that are kept in a control memory. It is a simple finite-state machine. The role of the second unit is to hold and generate adequate microinstructions. Such a solution permits to minimize the number of logic elements required to implement the control unit. Therefore, wider areas of the target device can be accessed by other modules of the designed system. The control memory can be implemented using either logic elements or dedicated memory blocks of a chip. In this paper a new design method of microprogrammed controllers is proposed. Its idea is to implement the addressing part of microprogrammed controllers with memories. This kind of solutions has three main advantages. First of all, such designs can easily be verified thanks to the regular structure of memories, which fosters the inherent safety of entire control units. Moreover, in such a case the design is implemented with a System-on-Programmable-Chip (SoPC), the additional resources available there in form of programmable devices may be used. It is possible to implement the addressing part of a control unit with dedicated memory blocks of an SoPC, which results in a reduction of logic elements (especially look-up tables) required. Finally, the concept allows application of partial reconfiguration of an SoPC. Thus, the functionality of the whole controller can be easily and quickly modified. The proposed method is illustrated by an example. All steps required in order to design and prototype microprogrammed controllers based on the presented concept are shown in detail.
Źródło:: Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 569-571
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 3.

Tytuł:: Synteza mikroprogramowanych układów sterujących z identyfikacją wyjść oraz dekoderem funkcji
Synthesis of compositional microprogram control units with outputs identification and function decoder
Autorzy:: Wiśniewski, R.
Barkalov, A. A.
Powiązania:: https://bibliotekanauki.pl/articles/156316.pdf
Data publikacji:: 2008
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: mikroprogramowany układ sterujący
dekoder funkcji
programowalny układ FPGA
compositional microprogram control unit (CMCU)
function decoder
field programmable gate array (FPGA)
Opis:: W artykule zaprezentowana zostanie metoda umożliwiająca zmniejszenie liczby wyjść oraz funkcji logicznych modułów wewnętrznych układu sterującego poprzez zastosowanie identyfikacji wyjść łańcuchów bloków operacyjnych. Ponadto wprowadzony zostanie dodatkowy blok dekodera funkcji, który może zostać zrealizowany z wykorzystaniem dedykowanych bloków pamięci, co znacznie pozwala zmniejszyć liczbę elementów logicznych matryc FPGA. Szczegółowe badania przeprowadzone przez autorów potwierdzają skuteczność proponowanej metody. W porównaniu ze standardowym sposobem projektowania układów mikroprogramowanych, rozwiązanie wykorzystujące dekoder funkcji pozwala zmniejszyć liczbę wykorzystanych bloków logicznych średnio o 36%.
A new synthesis method of compositional microprogram control unit (CMCU) is presented in the article. The method is based on the modification in the traditional solutions. Application of an additional block - function decoder - permits to reduce the number of logic blocks used for implementation of the CMCU on FPGA. All steps required in order to synthesize CMCU with function decoder will be shown. Detailed investigations conducted by authors have shown that the proposed method permits to decrease the FPGA area used for implementation of the control unit up to 36% compared with traditional solutions.
Źródło:: Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 585-587
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 4.

Tytuł:: Metoda syntezy mikroprogramowanego układu sterującego z rozszerzonym formatem mikroinstrukcji
Synthesis method for CMCU with extended microinstruction format
Autorzy:: Barkalov, A. A.
Titarenko, L.
Bieganowski, J.
Powiązania:: https://bibliotekanauki.pl/articles/154329.pdf
Data publikacji:: 2009
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: mikroprogramowany układ sterujący
CPLD
FPGA
compositional microprogram control unit (CMCU)
CMCU
Opis:: W artykule przedstawiono metodę syntezy mikroprogramowanego układu sterującego ze wspólną pamięcią i rozszerzonym formatem mikroinstrukcji. Metoda jest zorientowana na zmniejszenie rozmiaru układu adresowego poprzez umieszczenie kodów klas łańcuchów pseudorównoważnych w pamięci sterującej. Uzyskuje się w ten sposób uproszczenie funkcji przejść części adresowej układu, co przekłada się na redukcję zasobów sprzętowych potrzebnych do implementacji jednostki sterującej w układach programowalnych typu CPLD i FPGA. W artykule zamieszczono wprowadzenie teoretyczne, przykład zastosowanie metody oraz wyniki badań uzyskane podczas syntezy testowych sieci działań przy użyciu oprogramowania Xilinx ISE 10.2 dla układów Xilinx Virtex II. Na postawie uzyskanych wyników można stwierdzić, że dla liniowych sieci działań uzyskuje się średnią redukcję rozmiaru układu na poziomie około 50% w porównaniu do podstawowego wariantu mikroprogramowanego układu sterującego.
The paper presents a new synthesis method of Compositional Microprogram Control Unit (CMCU) with Common Memory and Extended Microinstructions for programmable logic devices such as CPLD and FPGA. Programmable logic devices are nowadays widely used for implementation of Control Units (CU) [3]. The problem of optimization of CU is still actual in computer science and it solution allows decreasing the cost of the system [2]. The proposed method is oriented on reduction of CMCU addressing circuit hardware by placing pseudoequivalent class codes in the control memory. These classes are formed by division of the set of Operational Linear Chains (OLC) into partitions which correspond to pseudoequivalent states of Moore FSM [2]. When class codes are stored in the control memory, the transition function is simplified and the addressing circuit hardware amount is reduced compared with the CMCU base structure. The method can be applied when control algorithm to be implemented is linear i.e. the number of operational vertices exceeds the 75% of total number of vertices of Graph Scheme of Algorithm (GSA) to be implemented. The research results show that use of the method for tested GSAs gives on average 50% decrease in hardware amount in comparison with CMCU base structure (Tab. 4). The results were obtained in Xilinx ISE. The CMCU models were generated by our software and described in VHDL.
Źródło:: Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 488-490
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 5.

Tytuł:: Synteza jednostki sterującej z wykorzystaniem zmodyfikowanych liniowych łańcuchów bloków operacyjnych
Synthesis of control unit with modified operational linear chains
Autorzy:: Barkalov, A. A.
Titarenko, L.
Bieganowski, J.
Powiązania:: https://bibliotekanauki.pl/articles/155633.pdf
Data publikacji:: 2007
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: mikroinstrukcja
mikroprogramowy układ sterujący
CPLD
PAL
control memory
compositional microprogram control unit (CMCU)
Opis:: W artykule przedstawiono metodę optymalizacji liczby makrokomórek PAL mikroprogramowalnego układu sterującego. Proponowana metoda wykorzystuje dodatkowe mikroinstrukcje zawierające kody pseudorównoważnych liniowych łańcuchów bloków operacyjnych. Rozwiązanie wykorzystuje osadzone bloki pamięci, które często pozostają niezagospodarowane, do implementacji pamięci sterownika. W artykule przedstawiono także przykład zastosowania omawianej metody.
The method of optimization of amount of PAL macrocells in the circuit of compositional microprogram control unit is proposed. The method is based on introducing of additional microinstructions with codes of the classes of pseudo-equivalent operational linear chains. The proposed method is based on usage of natural redundance of embedded memory blocks that are used to implement the control memory. An example of application of proposed method is given.
Źródło:: Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 63-65
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 6.

Tytuł:: Synthesis of control unit with modified operational linear chains
Synteza jednostki sterującej z wykorzystaniem zmodyfikowanych liniowych łańcuchów operacyjnych
Autorzy:: Barkalov, A. A.
Titarenko, L.
Bieganowski, J.
Powiązania:: https://bibliotekanauki.pl/articles/152657.pdf
Data publikacji:: 2007
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: mikroinstrukcja
mikroprogramowy układ sterujący
CPLD
PAL
microinstruction
control memory
compositional microprogram control unit (CMCU)
Opis:: The method that considers optimization of the amount of PAL macrocells in the circuit of compositional microprogram control unit is proposed. The method is based on the introduction of additional microinstructions codes of the classes of pseudoequivalent operational linear chains. The proposed method is based on usage of the natural redundancy of embedded memory blocks which are used to implement the control memory. An example of application of proposed method is given.
W artykule przedstawiono metodę optymalizacji liczby makrokomórek PAL mikroprogramowalnego układu sterującego. Proponowana metoda wykorzystuje dodatkowe mikroinstrukcje zawierające kody pseudo-równoważnych liniowych łańcuchów operacyjnych. Rozwiązanie wykorzystuje osadzone bloki pamięci, które często pozostają niezagospodarowane, do implementacji pamięci sterownika. W artykule przedstawiono także przykład zastosowania omawianej metody.
Źródło:: Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 15-17
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 7.

Tytuł:: Design of Mealy Finite-state Machines with the Transformation of Object Codes
Autorzy:: Barkalov, A. A.
Barkalov, A. A., Jr.
Powiązania:: https://bibliotekanauki.pl/articles/908476.pdf
Data publikacji:: 2005
Wydawca:: Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:: programowalny układ logiczny
automat skończony
bramka logiczna
finite state machine
programmable logic device
object
design
logic circuit
Opis:: An optimization method of the logic circuit of a Mealy finite-state machine is proposed. It is based on the transformation of object codes. The objects of the Mealy FSM are internal states and sets of microoperations. The main idea is to express the states as some functions of sets of microoperations (internal states) and tags. The application of this method is connected with the use of a special code converter in the logic circuit of an FSM. An example of application is given. The effectiveness of the proposed method is also studied.
Źródło:: International Journal of Applied Mathematics and Computer Science; 2005, 15, 1; 151-158
1641-876X
2083-8492
Pojawia się w:: International Journal of Applied Mathematics and Computer Science
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 8.

Tytuł:: Projektowanie CMCU z elementarnymi łańcuchami i kodowaniem kolekcji mikrooperacji
Design of CMCU with EOLC and Encoding of Collections of Microoperations
Autorzy:: Kołopieńczyk, M.
Titarenko, L.
Barkalov, A. A.
Powiązania:: https://bibliotekanauki.pl/articles/155708.pdf
Data publikacji:: 2007
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: mikroprogramowany układ sterujący
konwerter adresów
łańcuchy elementarne
compositional microprogram control unit (CMCU)
address transformer
elementary operational linear chains
Opis:: W artykule zaprezentowano unikalny sposób projektowania mikroprogramowanego układu sterującego z wykorzystaniem metody współdzielenia kodów z kodowaniem kolekcji mikrooperacji. W metodzie tej wprowadzono specjalny konwerter adresów, który generuje adresy mikroinstrukcji reprezentowane poprzez pary . Do opisu algorytmu sterowania wykorzystano sieć działań z elementarnymi łańcuchami. Takie podejście umożliwia wykorzystanie wszystkich zalet metody współdzielenia kodów niezależnie od charakterystyki interpretowanej sieci działań. Zaproponowana metoda umożliwia zmniejszenie rozmiaru pamięci w stosunku do wszystkich innych znanych metod projektowania jednostek sterujących. W artykule przedstawiono także przykład zastosowania proponowanej metody.
The method of design of compositional microprogram control unit with codes sharing and collections of microoperations is proposed. The proposed method is based on application of special address transformer to form an address of microinstruction on the base of its representation as pair . The control algorithm is described using flow-chart with elementary operational linear chains. Such approach permits to use all positive features of codes sharing independently on characteristics of interpreted flow-chart of algorithm. The proposed method permits to decrease the size of control memory in comparison with all known methods of such control units design. An example of proposed method application is given.
Źródło:: Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 51-53
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki


    
        
            
    
        
            
                
                
                /5
            
        
    

        
        
                Artykuł
        
                    
                
                    Zmień widok



    
        
    
na półce


        
        
                
        
                            
                    
                        
                            Skocz do pozycji: 9.                        
                    
                
                                        
                    

            
            
        
    
    
                
                    
    

    
            Tytuł:
    
        Design of CMCU with expanded microinstruction and elementary OLCs
Projektowanie CMCU z rozszerzonymi mikroinstrukcjami i elementarnymi OLC
        Autorzy:
    
        Kołopieńczyk, M.
Titarenko, L.
Barkalov, A. A.
        Powiązania:
    
        https://bibliotekanauki.pl/articles/152904.pdf
        Data publikacji:
    
        2007
        Wydawca:
    
        Stowarzyszenie Inżynierów i Techników Mechaników Polskich
        Tematy:
    
        mikroprogramowany układ sterujący
współdzielenie kodów
elementarne łańcuchy
compositional microprogram control unit (CMCU)
code sharing
elementary operational linear chains
        Opis:
    
        The method of design of compositional microprogram control unit with codes sharing and expanded microinstruction is proposed. The proposed method is based on application of special address transformer to form an address of microinstruction on the base of its representation as pair . The control algorithm is described using flow-chart with elementary operational linear chains. Such approach permits to use all positive features of codes sharing independently on characteristics of interpreted flow-chart of algorithm. The proposed method permits to decrease the size of control memory in comparison with all known methods of such control units design. An example of proposed method application is given.
Artykuł przedstawia weryfikację danych otrzymanych w wyniku symulacji układu zamkniętego do testowania urządzeń EAZ. Układ zamknięty z urządzeniem CZAZ jako obiekt, symulowano w Matlabie, dla różnych parametrów Zadajnika Sygnałów Wielofazowych (stałe czasowe w modelu kalibratora sygnałów wielofazowych) i dla różnych punktów charakterystyki czasowo-prądowej CZAZ. Otrzymane wyniki przeanalizowano za pomocą programów do wnioskowania. W wyniku otrzymano parametry, jakimi powinien się charakteryzować zadajnik sygnałów wielofazowych, żeby zoptymalizować proces testowania. Otrzymane wyniki zostały wstępnie zweryfikowane eksperymentalnie.

        Źródło:
    
        Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 72-74
0032-4140
        Pojawia się w:
    
        Pomiary Automatyka Kontrola
        Dostawca treści:
    
        Biblioteka Nauki
    
    

    
        
            
    
        
            
                
                
                /5
            
        
    

        
        
                Artykuł
        
                    
                
                    Zmień widok
                    
                
            
            



    
        
    
na półce
    
    
                
                    
                
                    
    
        

    

        
        
                
        
                            
                    
                        
                            Skocz do pozycji: 10.                        
                    
                
                                        
                    

            
            
        
    
    
                
                    
    

    
            Tytuł:
    
        Zmniejszenie zużycia makrokomórek PAL w realizacjach układowych automatów Moorea
Hardware reduction for Moore FSM implemented with CPLD
        Autorzy:
    
        Barkalov, A. A.
Titarenko, L.
Chmielewski, S.
        Powiązania:
    
        https://bibliotekanauki.pl/articles/152945.pdf
        Data publikacji:
    
        2010
        Wydawca:
    
        Stowarzyszenie Inżynierów i Techników Mechaników Polskich
        Tematy:
    
        automat Moore'a
jednostka sterująca
układ cyfrowy
układy programowalne
Moore finite-state-machine
control unit
logic circuit
programmable logic device
        Opis:
    
        W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji automatów Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć liczbę wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiony zostanie również przykład zaproponowanego rozwiązania oraz wyniki eksperymentu.
The method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on the use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimizing the hardware without decreasing of the digital system performance. An example of application of the proposed method is given. Control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.
        Źródło:
    
        Pomiary Automatyka Kontrola; 2010, R. 56, nr 11, 11; 1375-1377
0032-4140
        Pojawia się w:
    
        Pomiary Automatyka Kontrola
        Dostawca treści:
    
        Biblioteka Nauki
    
    
    
        
            
    
        
            
                
                
                /5
            
        
    

        
        
                Artykuł
        
                    
                
                    Zmień widok
                    
                
            
            



    
        
    
na półce
    
    
                
                    
                
                    
    
        
    
        
        
                
        
                            
                    
                        
                            Skocz do pozycji: 11.                        
                    
                
                                        
                    

            
            
        
    
    
                
                    
    

    
            Tytuł:
    
        Matrix implementation of Moore FSM with expansion of coding space
Macierzowa implementacja automatu Moorea z rozszerzeniem przestrzeni kodowania
        Autorzy:
    
        Barkalov, A. A.
Titarenko, L.
Hebda, O.
        Powiązania:
    
        https://bibliotekanauki.pl/articles/154601.pdf
        Data publikacji:
    
        2010
        Wydawca:
    
        Stowarzyszenie Inżynierów i Techników Mechaników Polskich
        Tematy:
    
        automat typu Moore'a
sieć działań
stany pseudorównoważne
układ logiczny
Moore FSM
graph-scheme of algorithm
pseudoequivalent states
customized matrices
logic circuit
        Opis:
    
        The proposed method is targeted on reduction of hardware amount in logic circuit of Moore finite-state machine implemented with customized matrices. The method is based on using more than minimal amount of variables in codes of FSM internal states. The method includes two stages of state encoding. The second stage is connected with recoding of states inside each class of pseudoequivalent states. An example is given for proposed method application.
Zaproponowana metoda jest zorientowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze macierzowej. Metoda wykorzystuje dwuetapowe kodowanie stanów, w którym liczba zmiennych jest większa od minimalnej. W pierwszym etapie realizowane jest optymalne kodowanie stanów dla klas stanów pseudorównoważnych. Poszczególne stany są reprezentowane jako pojedynczy unikalny interwał boolowskiej przestrzeni kodów. Etap ten jest konieczny do zoptymalizowania układu realizującego funkcje wejść. W drugim etapie zamieniana jest kolejność stanów w ramach poszczególnych klas stanów pseudorównoważnych, co pozwala na optymalizację powierzchni macierzy implementującej funkcje wyjść. Proponowana metoda może zostać użyta w układach CPLD z komórkami PAL i PLA oraz w układach FPGA. W artykule przedstawiono także przykład zastosowania proponowanej metody.
        Źródło:
    
        Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 694-696
0032-4140
        Pojawia się w:
    
        Pomiary Automatyka Kontrola
        Dostawca treści:
    
        Biblioteka Nauki
    
    
    
        
            
    
        
            
                
                
                /5
            
        
    

        
        
                Artykuł
        
                    
                
                    Zmień widok
                    
                
            
            



    
        
    
na półce
    
    
                
                    
                
                    
    
        
    
        
        
                
        
                            
                    
                        
                            Skocz do pozycji: 12.                        
                    
                
                                        
                    

            
            
        
    
    
                
                    
    

    
            Tytuł:
    
        Reduction in the number of PAL macrocells in the ciruit of a Moore FSM
        Autorzy:
    
        Barkalov, A. A.
Titarenko, L.
Chmielewski, S.
        Powiązania:
    
        https://bibliotekanauki.pl/articles/929833.pdf
        Data publikacji:
    
        2007
        Wydawca:
    
        Uniwersytet Zielonogórski. Oficyna Wydawnicza
        Tematy:
    
        Moore finite-state machine
complex programmable logic devices
design
logic circuit
pseudoequivalent states
automat Moore'a
złożone programowalne układy logiczne
układ logiczny
stan pseudorównoważny
        Opis:
    
        Optimization methods of logic circuits for Moore finite-state machines are proposed. These methods are based on the existence of pseudoequivalent states of a Moore finite-state machine, a wide fan-in of PAL macrocells and free resources of embedded memory blocks. The methods are oriented to hypothetical VLSI microcircuits based on the CPLD technology and containing PAL macrocells and embedded memory blocks. The conditions of effective application of each proposed method are shown. An algorithm to choose the best model of a finite-state machine for given conditions is proposed. Examples of proposed methods application are given. The effectiveness of the proposed methods is also investigated.
        Źródło:
    
        International Journal of Applied Mathematics and Computer Science; 2007, 17, 4; 565-575
1641-876X
2083-8492
        Pojawia się w:
    
        International Journal of Applied Mathematics and Computer Science
        Dostawca treści:
    
        Biblioteka Nauki
    
    
    
        
            
    
        
            
                
                
                /5
            
        
    

        
        
                Artykuł
        
                    
                
                    Zmień widok
                    
                
            
            



    
        
    
na półce

Informacja

Wyszukujesz frazę "Układ" wg kryterium: Temat

Źródło danych

Dostawca treści

Kolekcja

Rok wydania

Wydawca

Temat

Autor

Typ dokumentu

Język