Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Michalak, K" wg kryterium: Autor

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-6 z 6
    Tytuł:
    Czasowe uwarunkowania współpracy szeregowo-równoległego kontrolera CPLD z mikrokomputerem Raspberry PI i podsystemem PPI
    Time conditions of cooperation of a serialparallel CPLD controller, a Raspberry PI microcomputer and a PPI subsystem
    Autorzy:
    Arnold, K.
    Michalak, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/155165.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    warunki czasowe
    Raspberry Pi
    CPLD
    układy PPI
    time conditions
    PPI devices
    Opis:
    Streszczenie W pracy omówiono właściwości komputerów Raspberry PI. Opisano system z Raspberry PI i rozszerzeniem portów równoległych, korzystający z łącza SPI. Przedyskutowano wymagania czasowe dla komunikacji kontrolera CPLD z komputerem Raspberry i podsystemem PPI. Wyznaczono czasy cykli zapisu i odczytu danych, realizowanych przez Raspberry PI podczas komunikacji z układem CPLD. Przedstawiono wyniki badań, pozwalające na oszacowanie szybkości transferu danych w systemie i wskazanie ograniczeń.
    In this paper the hardware and software relations in data transfer between Raspberry Pi and peripheral PPI devices, via a CPLD controller are discussed. The necessity of increasing parallel I/O lines in a microprocessor system based on the Raspberry PI, a popular educational microcomputer module, is shown. An example of the system with the Raspberry PI, the SPI/PPI controller and programmable peripheral interface devices 82C55A is presented (Fig. 1). The time requirements for communication between the Raspberry PI central unit (BCM2835), the SPI/PPI controller and PPI devices are discussed and the examples of timing for 82C55A PPI read and write cycles are shown (Figs. 2 and 3). The software (based on C language and libraries) procedure of time T measurement, for sending of two bytes via SPI (SPI of BCM2835 works in standard master mode) and confirming /STR signal is presented (Fig. 4). The value of this time is not constant. It depends on a few components, also on the delays produced by the operating system. The experimental calculations were carried out for the mode value of T determined on 10000 samples (Fig. 5). The value of fSCK (frequency clock for SPI) and for tSPI (SPI time for one byte) as a function of a different SPI divider were analyzed (Figs. 6 and 7). Finally, the coefficient 2·tSPI/T as a function of the SPI divider was determined and presented (Fig. 8). The obtained results showed the communication speed limitation and enabled us to choose the right SPI clock divider as well as to estimate the time of data transfer via the SPI interface implemented in the CPLD controller.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 465-467
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja kontrolera mikroprocesorowych układów transmisji równoległej w strukturach CPLD
    Implementation of a hardware controller of microprocessor PPI devices in CPLD structures
    Autorzy:
    Arnold, K.
    Michalak, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/156511.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy mikroprocesorowe
    transmisja równoległa
    układy CPLD
    dekodowanie adresów
    kontroler przerwań
    microprocessor systems
    parallel transmission
    CPLD
    address decoding
    interrupt controller
    Opis:
    W pracy przedstawiono możliwości zwiększania liczby wejść i wyjść równoległych w systemach mikroprocesorowych z wykorzystaniem programowalnych układów peryferyjnych. Wskazano ograniczenia w zakresie rozszerzania portów równoległych i zaproponowano rozwiązanie problemu multi-liniowej komunikacji mikrokontrolerów z otoczeniem przez sterowanie zewnętrznych specjalizowanych układów peryferyjnych z poziomu kontrolera CPLD, odpowiedzialnego za dekodowanie adresów wejścia/wyjścia i przyjmowanie zgłoszeń przerwań.
    In this paper the possibility of increasing parallel inputs and outputs in microprocessor systems with a programmable peripheral interface (PPI) is presented. The requirements and restrictions associated with expanding parallel ports for microprocessors with internal bus and microprocessors with external access memory are described. The basic system with a central processor unit and parallel transmission device(s) is described (Fig. 1) and parallel interface modes for 82C55A PPI are shown (Figs. 2, 3). An example of multi-channel communication between a microcontroller and external units, with hardware CPLD controller and PPI devices, is given. The controller is responsible for input/output address decoding and interrupts receiving (Fig. 4). The external address/interrupt controller minimizes the time required by the microcomputer for interruption of the current program, servicing of the peripheral units, and resumption of the interrupted program. The basic requirements for programmable devices working as controllers in input/output parallel integrated subsystems are shown. The controller was implemented in one of XC9500XL family devices (Tab. 1). For each device from this family the I/Os are fully 5V (CMOS, TTL) tolerant even though the core power supply is 3.3 volts. In mixed (5V/3.3V/2.5V) systems a controller can work with low power supply microprocessors (Fig. 5). Use of this one programmable device gives us a chance for creating a flexible controller (Fig. 6) which can work with different kinds of 8-bit central units.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 635-637
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja kontrolera SPI/PPI w układzie CPLD dla zastosowań z mikrokomputerem Raspberry PI
    Implementation of the SPI/PPI controller in a CPLD structure for the systems with a Raspberry PI microcomputer
    Autorzy:
    Arnold, K.
    Michalak, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/972186.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    Raspberry Pi
    podsystem transmisji równoległej
    kontroler magistrali
    układy CPLD
    PPI subsystem
    bus controller
    CPLD
    Opis:
    W pracy wskazano potrzebę rozszerzania portów równoległych w systemach z komputerem Raspberry PI. Przedstawiono możliwości programowalnych układów peryferyjnych (PPI). Zaproponowano rozwiązanie problemu komunikacji komputera Raspberry z układami peryferyjnymi, polegające na wprowadzeniu kontrolera układów PPI, wyposażonego w interfejs SPI. Przedstawiono koncepcję integracji modułu SPI, dekodera adresów układów PPI i enkodera przerwań w strukturze CPLD. Zaprezentowano wyniki implementacji logiki kontrolera w układzie CPLD.
    In this paper the necessity of increasing parallel I/O lines in a microprocessor system based on the Raspberry PI, a very popular small educational microcomputer, is described. The possibility of increasing parallel inputs and outputs with a programmable peripheral interface (PPI), and also hardware architecture of 82C55A is presented (Fig. 1). The cooperation rules between the central unit and PPI devices are given. The general block diagrams of the system with the Raspberry PI and the implemented PPI controller, with parallel and serial (SPI) interface, are shown and discussed (Fig. 2). An effective solution of communication between Raspberry PI and 82C55A PPI devices, using an external programmable controller with a simplified SPI, is suggested. The SPI/PPI controller takes over the duties of controlling the modes of 82C55A PPI devices, relieves the central unit and decreases the usage of I/O lines. The instruction sequences are composed of two bytes, the higher one includes codes for creating control signals for the controller and read/write cycles for 82C55A devices, the lower includes the data. The address and data words are written with the confirmation signal /STR (Fig. 3). The controller is responsible for PPI addressing and also takes over the tasks of decoding and receiving interrupts. This version of a controller was implemented in the XC9572XL (Xilinx) device, so we had additionally I/Os fully 5V (CMOS, TTL) tolerant, even though the core power supply of the Raspberry PI and its I/O lines were 3.3 volts. The Behavioral and Post-Fit Simulations results are shown (Figs. 4,5 and 6).
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 462-464
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Kontroler CPLD dla magistrali zewnętrznej mikrokomputera Raspberry PI
    A CPLD controller for the external bus of a Raspbery PI microcomputer
    Autorzy:
    Arnold, K.
    Michalak, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/152312.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    Raspberry Pi
    podsystem transmisji równoległej
    kontroler magistrali
    układy CPLD
    PPI subsystem
    bus controller
    CPLD
    Opis:
    W pracy przedstawiono możliwości zwiększania liczby wejść i wyjść równoległych popularnego modułu Raspberry PI z wykorzystaniem programowalnych układów peryferyjnych (PPI). Wskazano na ograniczenia w zakresie rozszerzania portów równoległych, związane z liczbą dostępnych linii I/O Raspberry PI. Zaproponowano rozwiązanie wykorzystujące zewnętrzny kontroler implementowany w strukturze CPLD, odpowiedzialny za adresowanie układów PPI, przyjmowanie zgłoszeń przerwań i wystawienie na magistralę wektora przerwań.
    In this paper the possibility of increasing parallel inputs and outputs in a microprocessor system based on an educational microcomputer Raspberry PI (Fig. 1) and a programmable peripheral interface (PPI) is presented. An example of multi-channel communication between the central processor unit, PPI devices and parallel interface modes for 82C55A PPI is described (Fig. 2). A system composed of a Raspberry PI unit, a hardware CPLD controller and four parallel transmission devices is proposed (Fig. 3). The external address/interrupt controller is responsible for external PPI addressing – the word address is written with a confirmation signal /LOAD (Fig. 5), and for registering interrupts. The controller takes over the tasks of decoding and interrupts receiving, so consequently minimizes the time required by the Raspberry PI for interruption of the current program, servicing of the peripheral units, and resumption of the interrupted program. The data bus can be implemented inside the CPLD, but also it is possible to use one of any external level translators with three-state output mode (OE signal). This controller was implemented in one of XC9500XL family devices (Tab. 1). For each device from this family the I/Os are fully 5V (CMOS, TTL) tolerant even though the core power supply of the Raspberry PI is 3.3 volts. In mixed (5V/3.3V/2.5V) systems, a controller can work with low power supply CPU. Use of this one programmable device gives us a chance for creating a flexible controller, which can work with different kind of 8-bit central units.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 766-768
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Programowalny kontroler mikroprocesorowych układów transmisji równoległej z interfejsem SPI
    A programmable controller of microprocessor PPI devices with SPI interface
    Autorzy:
    Arnold, K.
    Michalak, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/153306.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroprocesory
    podsystem transmisji równoległej
    kontroler magistrali
    układy CPLD
    microprocessors
    PPI subsystem
    bus controller
    CPLD
    Opis:
    W pracy wskazano możliwości zwiększenia liczby portów równoległych w systemach mikroprocesorowych i rozszerzenia trybów ich pracy z wykorzystaniem programowalnych układów peryferyjnych. Omówiono istniejące ograniczenia i zaproponowano rozwiązanie problemu multi-liniowej komunikacji mikrokontrolerów z otoczeniem przez sterowanie układów PPI z poziomu kontrolera CPLD. Zaprezentowano architekturę kontrolera, komunikującego się z jednostką centralną przez interfejs SPI. Przedstawiono wyniki implementacji kontrolera w strukturze CPLD.
    In this paper the possibility of increasing parallel inputs and outputs in microprocessor systems with programmable peripheral interface (PPI) is presented. An idea of the PPI subsystem with a central processor unit (CPU), a serial programmed bus/address/interrupt controller and parallel transmission devices is proposed (Fig. 1). The Serial Peripheral Interface (SPI) communication protocol between the CPU and the controller is used for sending instructions and data, where the CPU works as a master and the controller as a slave. The controller is responsible for address decoding, data transferring and interrupts receiving (Fig. 2). The SPI interface minimizes the necessary I/O ports of CPU, therefore only two additional signals /STR and /INT0 are required. The instruction sequences and the data are composed of two bytes (Fig. 3), the higher one includes codes for creating control signals for the controller and read/write cycles for 82C55A devices (Tab. 1). The block diagram of the PPI subsystem with a CPLD controller and an ATmega 16A microcontroller is shown in Fig. 4. The controller was implemented in the XC9572XL device (Tab.2) and the Behavioral and Post-Fit Simulations were made for functional tests. The Xilinx XC9500XL family is fully 5V (CMOS, TTL) tolerant even though the core power supply is 3.3 volts, so the controller can work in mixed (5V/3.3V/2.5V) systems, with low power supply microprocessors. Use of this one programmable device give us a chance for creating a flexible controller, which can work with any kind of central units supported SPI interface.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 803-805
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Ocena efektu samopodgrzewania układu PLD w niskich temperaturach
    Evaluation of self-heating of PLD structure in low temperatures
    Autorzy:
    Arnold, K.
    Pająkowski, J.
    Michalak, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/156501.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    czas propagacji
    niskie temperatury
    samopodgrzewanie
    PLD
    propagation delay
    low temperature
    self-heating
    Opis:
    W pracy opisano zachowanie programowalnego układu PLD po poddaniu go działaniu niskich temperatur, obniżanych do temperatury ciekłego azotu. Przedstawiono wyniki badań eksperymentalnych, zmierzających do określenia wpływu temperatury i poboru mocy przez wykonaną w technologii CMOS strukturę EE PLD na czasy propagacji zintegrowanych bramek logicznych. Zaprezentowano charakterystyki średniego czasu propagacji pojedynczej bramki w zakresie niskich temperatur i porównano uzyskane wyniki z prognozami, formułowanymi w oparciu o zjawisko samopodgrzewania struktury półprzewodnikowej.
    In this paper behavior of a programmable logic device (PLD) in the low temperature range, including temperature of liquid nitrogen, is presented. There are given the results of experiments in which we tried to determine the influence of temperature and power consumption on the propagation delay of integrated logic gates implemented in an EE PLD CMOS structure. The thermal conditions of work resulting from the ambient temperature, clock signal frequency, value of voltage supply and current consumption connected with output loads and switching frequency are discussed. The PLD device properties in the nominal range of ambient temperatures and expected behavior after reducing the temperature are described. The main idea of the circuit for average propagation delay measuring (Fig. 1) and the voltage-current dependence for recommended test output loads (Figs. 2 and 3) are discussed. The test circuit with pull-up resistors for increasing self-heating effect is proposed (Fig. 4). The results for the propagation delay (Fig. 5) and current consumption (Fig. 6) at 1 kHz and 1 MHz switching fre-quency as a function of the temperature changing from -196°C to 20°C are shown. The propagation delay vs. temperature (Figs. 7 and 8) and the current consumption vs. temperature (Fig. 9) for the circuit with external pull-up resistors are presented. The influence of voltage supply value changes on the obtained results is taken into consideration. The results are discussed and compared with expectations.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 641-643
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-6 z 6

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies