- Tytuł:
-
Sprzętowa implementacja algorytmu detekcji wzorców błędów DCT w hybrydowym algorytmie maskowania błędów transmisji obrazu stałego HECA
Hardware implementation of DCT error pattern detection module of hybrid error concealment algorithm HECA - Autorzy:
-
Andrzejewski, G.
Zając, W. - Powiązania:
- https://bibliotekanauki.pl/articles/158055.pdf
- Data publikacji:
- 2010
- Wydawca:
- Stowarzyszenie Inżynierów i Techników Mechaników Polskich
- Tematy:
-
detekcja wzorców DCT
maskowanie błędów transmisji
przetwarzanie danych wizyjnych
specyfikacja zachowania
implementacja sprzętowa algorytmu w FPGA
DCT error detection
error concealment
visual data processing
behaviour specification
hardware implementation in FPGA - Opis:
-
W artykule przedstawiono wyniki badań nad realizacją sprzętową modułu detekcji wzorców błędów transmisji obrazu stałego. Jest on częścią hybrydowego algorytmu maskowania błędów transmisji HECA. Opisano podstawy działania aparatu analitycznego, algorytm jego działania oraz realizację sprzętową na poziomie behawioralnym. Wyróżniono najistotniejsze bloki implementacyjne, zaprezentowano wyniki syntezy w środowisku Quartus II v.9.1 dla układu FPGA klasy Stratix III EP3SL70 oraz przedyskutowano uzyskane wyniki.
The paper presents a conception of hardware implementation of DCT pattern detection module of Hybrid Error Concealment Algorithm (HECA) [2]. The research is aimed at implementing a hardware version of the module, using possibilities of parallel operation in FPGA and optimizing the algorithm structure for hardware implementation and performance. Paragraph 1 gives introduction to digital image transmission error concealment. Paragraph 2 presents a structure and operation of the HECA algorithm. The dataflow is presented (Fig. 1.) and the implemented module is identified. Paragraph 3 deals with the mechanism of DCT error pattern occurring [3] and describes a method for detection of such patterns [2]. Paragraph 4 is focused on operation of the error pattern module of HECA in details. There are presented specific features of error patterns for a given DCT block size (Tab. 1) The erroneous block data example is shown in Fig. 2., while the error location storing example is presented in Fig. 3. The operation algorithm for error pattern detection is discussed and presented in Fig. 4. Paragraph 5 describes hardware implementation procedures. The implementation process is presented, the structure of hardware solution is shown (Figs. 5, 6, 7.) and discussed. The hardware resources consumption of the synthesis results is given in Tab. 2. Paragraph 6 contains the conclusion and directions for the future work. The research conclusions are that the DCT error pattern detection algorithm can be successfully implemented in FPGA with acceptable resources consumption. Such an implementation allows performing some of the algorithm elements in parallel, accelerating the operation. The problem is that the data amount tends to be high and it would be recommended to develop more effective notation to store such data in FPGA. - Źródło:
-
Pomiary Automatyka Kontrola; 2010, R. 56, nr 10, 10; 1123-1126
0032-4140 - Pojawia się w:
- Pomiary Automatyka Kontrola
- Dostawca treści:
- Biblioteka Nauki
Artykuł