Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "logic." wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-12 z 12
    Tytuł:
    Synthesis of Macro Petri Nets into FPGA with Distributed Memories
    Autorzy:
    Bukowiec, A.
    Adamski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/226342.pdf
    Data publikacji:
    2012
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    decomposition
    FGPAs
    logic synthesis
    Petri nets
    Opis:
    In this paper a new method of Petri net array-based synthesis is proposed. The method is based on decomposition of colored interpreted macro Petri net into state machine subnets. Each state machine subnet is determined by one color. During the decomposition process macroplaces are expanded or replaced by doublers of macroplace. Such decomposition leads to parallel implementation of a digital system. The structured encoding of places is done by using minimal numbers of bits. Colored microoperations, which are assigned to places, are written into distributed and flexible memories. It leads to realization of a logic circuit in a two-level concurrent structure, where the combinational circuit of the first level is responsible for firing transitions, and the second level memories are used for generation of microoperations. Such an approach allows balanced usage of different kinds of resources available in modern FPGAs.
    Źródło:
    International Journal of Electronics and Telecommunications; 2012, 58, 4; 403-410
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Dual synthesis of Petri net based application specific logic controllers with increased safety
    Autorzy:
    Tkacz, J.
    Bukowiec, A.
    Adamski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/200217.pdf
    Data publikacji:
    2016
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    critical safety
    FPGAs
    logic controllers
    logic synthesis
    Petri nets
    verification
    bezpieczeństwo krytyczne
    FPGA
    sterowniki logiczne
    synteza logiczna
    sieci Petriego
    weryfikacja
    Opis:
    In the paper, design flow of the application specific logic controllers with increased safety by means of Petri nets is proposed. The controller architecture is based on duplicated control unit and comparison results from both units. One specification of control algorithm is used by means of Petri net for both units. The hardware duplication is obtained during dual synthesis process. This process uses two different logic synthesis methods to obtain two different hardware configurations for both control units. Additionally, the dual verification is applied to increase reliability of the control algorithm. Such design flow simplifies the process of realization of control systems with increased safety.
    Źródło:
    Bulletin of the Polish Academy of Sciences. Technical Sciences; 2016, 64, 3; 467-478
    0239-7528
    Pojawia się w:
    Bulletin of the Polish Academy of Sciences. Technical Sciences
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Structured Mapping of Petri Net States and Events for FPGA Implementations
    Autorzy:
    Tkacz, J.
    Adamski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/227222.pdf
    Data publikacji:
    2013
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    configurable logic controllers
    interpreted Petri net state space
    local and global state encoding
    hyperpgraph
    logic design
    Gentzen sequents
    Petri net coloring
    FPGA
    VHDL
    Opis:
    The paper presents a new method of structured encoding of global internal states and events in Reconfigurable Logic Controllers, which are directly mapped into Field Programmable Gate Arrays (FPGA). Modular, concurrently decomposed, colored state machine is chosen as a intermediate model, before the mapping of Petri net into an array structure of dedicated but very flexible and reliable digital system. The initial textual specification in formal Gentzen logic serves both as a design description for a rapid prototyping, as well as formal model, suitable for detailed computer-based reasoning about optimized and synthesized logic controller, implemented in configurable hardware. Only the selected linear subset from general, universal propositional Gentzen Logic is necessary to deduce several properties of the net, such as relations of nonconcurrency among structurally ordered macroplaces. The goal of this paper is to present the design methodology for modeling and synthesis of discrete controllers using related Petri net theory, rule-based theory (mathematical logic), and VHDL.
    Źródło:
    International Journal of Electronics and Telecommunications; 2013, 59, 4; 331-339
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Hierarchical Configurable Petri Net Modeling in VHDL
    Autorzy:
    Doligalski, M.
    Adamski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/226346.pdf
    Data publikacji:
    2012
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    index terms
    HCfgPN
    UML state machine diagram
    VHDL
    logic controller
    Opis:
    The paper presents method for hierarchical configurable Petri nets description in VHDL language. Dual model is an alternative way for behavioral description of the discrete control process. Dual model consists of two correlated models: UML state machine diagram and hierarchical configurable Petri net (HCfgPN). HCfgPN are Petri nets variant with direct support of exceptions handling mechanism. Logical synthesis of dual model is realized by the description of HCfgPN model by means of hardware description language. The paper presents placesoriented method for HCfgPN description in VHDL language.
    Źródło:
    International Journal of Electronics and Telecommunications; 2012, 58, 4; 397-402
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Petri Net Based Specification in the Design of Logic Controllers with Exception Handling Mechanism
    Autorzy:
    Doligalski, M.
    Adamski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/227254.pdf
    Data publikacji:
    2012
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    logic controller
    dual specification
    hierarchical Petri net
    UML
    state machine diagram
    Opis:
    Hierarchical Petri nets beside UML state machine diagrams, sequentional function charts (SFC) and hierarchical concurrent state machines are common solution for specification of logic controllers. These specification formats provide both concurrency and modeling on multi levels of abstraction (hierarchic approach). But only state machine diagrams supports exceptions handling in direct way. Program model presented in form of state machine diagram may be later transformed into a program in the SFC language or transformed in the Petri Net and implemented in the FPGA structure. Similarity between SFC language and Petri Nets give us lot of tools for analysis such control system. Article presents new approach for exceptions handling in hierarchical Petri nets as formal specification for logic controllers. Proposed method of specification can be used independently or as a part of dual specification (correlated state machine diagram and hierarchical configurable Petri Net).
    Źródło:
    International Journal of Electronics and Telecommunications; 2012, 58, 1; 43-48
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Reprezentacja przestrzeni stanów sterownika logicznego z wykorzystaniem kodowanych diagramów decyzyjnych
    Reconfigurable Logic Controller state space representation using encoded Binary Decision Diagrams
    Autorzy:
    Bubacz, P.
    Adamski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/152669.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    1st order nonstationary measurement system
    rekonfigurowane sterowniki logiczne
    kodowanie stanów
    synteza logiczna
    weryfikacja formalna
    Ordered Binary Decision Diagram
    Reconfugurable Logic Controller
    state encoding
    logic synthesis
    formal verification
    Opis:
    W pracy porównano znane z literatury metody zwartej reprezentacji przestrzeni stanów dla rekonfigurowanego sterownika logicznego. Przedstawiono zalety heurystycznego sposobu kodowania miejsc sieci Petriego, dzięki któremu uzyskuje się diagramy OBDD o znacznie mniejszej złożoności przydatne zarówno podczas analizy, jak i syntezy układowej algorytmu sterowania binarnego.
    In the paper some known methods for an effective representation of the state space in reconfigurable logic controller are compared. The advantages of heuristic method of Petri net place encoding, which is adapted for a compact encoding technique of Binary Decision Diagrams, are given.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 24-26
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wykorzystanie pseudostanów historii do modelowania sytuacji awaryjnych w maszynie stanów UML
    Use of history pseudostates for modeling the emergency situation in a UML state machine
    Autorzy:
    Bazydło, G.
    Adamski, M.
    Stefanowicz, Ł.
    Powiązania:
    https://bibliotekanauki.pl/articles/156086.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    UML
    maszyna stanów
    pseudostan historii
    sterownik logiczny
    state machine
    history pseudostate
    logic controller
    Opis:
    W artykule przedstawiono zagadnienia związane z modelowaniem obsługi sytuacji awaryjnych opierając się na metodzie syntezy behawioralnej sterowników logicznych opisanych diagramami maszyny stanowej UML. Szczególną uwagę zwrócono na wykorzystanie pseudostanów historii a także zdarzeń i przejść zakończenia (typu completion event), przejść wysokiego poziomu, stanów końcowych i przejść bezwarunkowych. Celem zaproponowanej metody jest takie przekształcenie modelu hierarchicznej maszyny stanów UML, aby otrzymać opis układu w języku opisu sprzętu Verilog. Metoda została poparta stosownym przykładem układu sterowania.
    The paper presents the design methodology for deriving Verilog descriptions from UML state machine diagrams (Figs. 2, 3) in order to capture the behavioral hierarchy in the array structure of an embedded system. The exception handling is introduced at the top level of the graphical specification. As an intuitive example the interrupt is introduced. It illustrates the case of a system failure, when the control is temporarily transferred to exceptional safe and determined behavior. The precise semantic interpretation of the UML 2.4 state machine diagrams ensures, under the proposed structural design rules, that the Verilog description conserves modular properties of an initial specification. The behavioral hierarchy of the UML state machine is directly mapped into a structural hierarchy inside the designed reconfigurable controller. The tree of properly encapsulated submachines allows independent simulation and modification of particular parts of the behavioral model. In the paper the emphasis is put on the support of modeling an emergency situation with use of history pseudostates, high-level transitions and completion events. The way of hardware implementation of storing the information about the previously active state is also presented (Fig. 5). The most important algorithm of the proposed method is illustrated by an appropriate example (Fig. 1).
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 513-515
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Mechanizm obsługi sytuacji wyjątkowych oraz ponownego wznowienia sterowania w hierarchicznych sieciach Petriego
    Exception handling mechanism and control resumption in hierarchical Petri nets
    Autorzy:
    Doligalski, M.
    Adamski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/152398.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    hierarchiczna sieć Petriego
    wywłaszczenie
    rekonfigurowalny sterownik logiczny
    UML
    hierarchical Petri net
    expropriation
    reconfigurable logic controller
    Opis:
    Opis programów dla rekonfigurowalnych sterowników logicznych jest przeprowadzany z wykorzystaniem dualnej specyfikacji tego samego, abstrakcyjnego automatu współbieżnego opisanego zarówno diagramem maszyny stanów UML jak i skorelowanym z nim diagramem hierarchicznej sieci Petriego [2, 3]. W artykule pokazano sposób obsługi sytuacji wyjątkowych oraz ponownego wznowienia sterowania współbieżnego, hierarchicznego procesu dyskretnego przedstawionego modularną siecią Petriego. W literaturze przedmiotu dotyczącej sieci Petriego, brak jest spójnej i prostej metodologii wprowadzenia tego rodzaju funkcjonalności, znanej z teorii hierarchicznych map stanów wprowadzonej przez Harela i rozwiniętej w pracach Gajskiego [7, 8]. Dotychczasowe sposoby odwzorowania sytuacji wyjątkowych w sieciach Petriego, znane ze standardu UML, prowadzą do zerwania związku między prostotą odwzorowania algorytmu a jego sensownością i intuicyjnością. W pracy zaproponowano sposób obsługi sytuacji wyjątkowych polegający na wprowadzeniu do hierarchicznych sieci Petriego dodatkowych miejsc konfiguracyjnych (aktywnych i spoczynkowych). W przypadku prawidłowego funkcjonowania sterownika miejsca konfiguracyjne aktywnych modułów są oznakowane. W przypadku wystąpienia konieczności wstrzymania pracy układu, aktywne miejsce konfiguracyjne traci marker na rzecz spoczynkowych miejsc konfiguracyjnych. W przypadku wznowienia procesów po awarii, następuje powrót markerów do aktywnych miejsc konfiguracyjnych. W przypadku obsługi sytuacji krytycznej, konfiguracyjne miejsce aktywne przekazuje marker do miejsca konfiguracyjnego wywłaszczającego. Przeprowadzane jest opróżnienie z markerów wszystkich miejsc sterujących w sieci a wznowienie pracy powoduje wprowadzenie jej do stanu początkowego.
    The description of programs for reconfigurable logic controllers is performed with use of dual specification [5, 6], concurrent abstract state machine described both with the UML state machine diagram and correlated hierarchical Petri net [1, 2, 3]. The paper shows the exceptions handling mechanism and control resumption of the hierarchical concurrent binary process described by means of a modular Petri net. In the literature on Petri nets (Fig. 2), there is no coherent and simple methodology for introduction of this kind of functionality, known from the theory of hierarchical map of states introduced by Harel and developed in the work by Gajski [7, 8]. The paper proposes how to handle exceptions based on introducing additional configurational places (active and idle) into hierarchical Petri nets (Fig. 3). In the case of having to stop operation of the system, the active configurational place loses its marker for the idle configurational place. In the case of resumption processes after the failure (Fig. 6), markers will return to the active configurational places. In the case of an emergency (critical exceptions - Fig. 7.), the active configurational place moves a marker to the resumption configurational place. Evacuation of all markers in the control places of the network and resumption of the net work to its original state are carried out. In the paper the possibility and desirability of implementing a new method of exceptions handling in a binary logic controller for productive is presented.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 6, 6; 671-674
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja współbieżnych algorytmów sterowania w reprogramowalnych sterownikach logicznych
    Concurrent control algorithm implementation using reprogrammable
    Autorzy:
    Adamski, M.
    Węgrzyn, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/157560.pdf
    Data publikacji:
    2003
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    reprogramowalne sterowniki logiczne
    algorytmy sterowania
    implementacja współbieżnych algorytmów sterowania
    reprogrammable Logic controllers
    concurrent control algorithm implementation
    Opis:
    W artykule omówiono metodologię bezpośredniego odwzorowania sieci Petriego opisującej algorytm sterowania, równoważnej grafowi SFC (Sequential Function Chart), w strukturze reprogramowalnego sterownika logicznego, realizowanego z wykorzystaniem układów typu FPGA i CPLD. Wskazano na rolę języków HDL (VHDL i Verilog) w modelowaniu i syntezie rozpatrywanej klasy układów.
    In the paper, a method of direct mapping of Petri net describing logic controllers, or equivalent Sequential Function Chart (SFC), into a structure of reprogrammable logic controller realized by means of programmable logic (FPGA and CPLD), is presented. In addition, using of HDLs in modeling and synthesis of considered circuits is discussed.
    Źródło:
    Pomiary Automatyka Kontrola; 2003, R. 49, nr 2/3, 2/3; 21-25
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Petri nets and activity diagrams in logic controller specification – transformation and verification
    Sieci petriego i diagramy aktywności w specyfikacji sterowników logicznych – transformacja i weryfikacja
    Autorzy:
    Grobelna, I.
    Grobelny, M.
    Adamski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/389795.pdf
    Data publikacji:
    2010
    Wydawca:
    Politechnika Bydgoska im. Jana i Jędrzeja Śniadeckich. Wydawnictwo PB
    Tematy:
    formal verification
    logic controller
    model checking
    Petri nets
    UML Activity
    Diagrams
    formalna weryfikacja
    sterownik logiczny
    weryfikacja modelowa
    sieci Petriego
    diagramy aktywności UML
    Opis:
    The paper presents formal verification method of logic controller specification taking into account user-specified properties. Logic controller specification may be expressed as Petri net or UML 2.0 Activity Diagram. Activity Diagrams seem to be more user-friendly and easy-understanding that Petri nets. Specification in form of activity diagram may afterwards be transformed into Petri net, which may then be formally verified and used to automatically generate implementation (code). A new transformation method dedicated for event-driven systems is proposed. Verification process is executed automatically by the NuSMV model checker tool. Model description based on specification and properties list is being built. Model description derived from Petri net is presented in RTL-level and easy to synthesize as reconfigurable logic controller or PLC. Properties are defined using temporal logic. In model checking process, verification tool checks whether requirements are satisfied in attached system model. If this is not the case, appropriate counterexamples are generated.
    Praca prezentuje metodę formalnej weryfikacji specyfikacji sterownika logicznego uwzględniającą właściwości podane przez użytkownika. Specyfikacja sterownika logicznego może być przedstawiona m.in. w postaci sieci Petriego lub diagramu aktywności języka UML. Diagramy aktywności wydają się być bardziej przyjazne i zrozumiałe dla użytkownika niż sieci Petriego. Specyfikacja w postaci diagramu aktywności może zostać przekształcona do sieci Petriego, która następnie może być formalnie zweryfikowana i wykorzystana do automatycznej generacji implementacji (kodu). Węzły diagramu aktywności konsekwentnie interpretowane są jako tranzycje sieci Petriego, w odróżnieniu od klasycznego podejścia (w starszych wersjach UML) gdzie odwzorowywało się je jako miejsca sieci Petriego. Proces weryfikacji wykonywany jest automatycznie przez narzędzia weryfikacji modelowej. Tworzony jest opis modelu bazujący na specyfikacji oraz lista wymagań. Nowatorskim podejściem jest przedstawienie sieci Petriego na poziomie RTL w taki sposób, że łatwo jest przeprowadzić syntezę logiczną sieci w postaci współbieżnego rekonfigurowalnego sterownika logicznego lub sterownika PLC bez konieczności przekształcania modelu. Wymagania określone są przy użyciu logiki temporalnej. W procesie weryfikacji modelowej narzędzie weryfikujące NuSMV sprawdza, czy model systemu spełnia stawiane mu wymagania. Jeżeli tak nie jest, generowany jest odpowiedni kontrprzykład.
    Źródło:
    Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy; 2010, 13; 79-91
    1899-0088
    Pojawia się w:
    Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wyznaczanie SM - pokrycia bezpiecznej sieci Petriego metodą komputerowego wnioskowania
    Calculation of State Machine cover of safe Petri net by means of computer based reasoning
    Autorzy:
    Tkacz, J.
    Adamski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/153764.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    przestrzeń stanów lokalnych i globalnych sieci Petriego
    transwersale
    podsieci automatowe SM
    logika sekwentów Gentzena
    Petri net state space
    transversal
    formal reasoning
    State Machine subnets
    configurable logic controllers
    Opis:
    W artykule przedstawiono nowy sposób pokrywania bezpiecznej sieci Petriego minimalną liczbą podsieci automatowych. Metoda symboliczna polega na wczesnej selekcji odpowiednich transwersali, stopniowo wyznaczanych dla rodziny maksymalnych podzbiorów współbieżnych miejsc sieci. W przypadku bezpiecznej sterującej sieci Petriego, miejsca traktowane są jako stany lokalne, natomiast ich dopuszczalne konfiguracje określają jej stany globalne. Transwersale wyróżniają podzbiory miejsc niewspółbieżnych, przypisanych do odpowiednich SM-podsieci. Komputerowe wnioskowanie odbywa się w monotonicznym rachunku sekwentów Gentzena. Rezultaty wykorzystywane są podczas syntezy cyfrowych, konfigurowanych sterowników logicznych z zastosowaniem komercjalnego oprogramowania i języków opisu sprzętu.
    The paper presents a way of finding a suitable Petri net cover by means of a minimal number of maximal State Machine subnets (SM-components). A new symbolic method of Petri net parallel decomposition is based on early selection of proper minimal transversals, taken from family of all global Petri net states. Global states are given in advance as maximal subsets, formed from mutually concurrent places. They can be found as reachable global states of Petri net. During digital design of a logic controller, the places of the safe Petri net are treated as local internal states of Concurrent State Machine, implemented in a reconfigurable logic device (FPGA). The minimal number of selected transversals, which characterizes subsets of sequentially related places, is assigned to separate State Machine subnets. The computer based reasoning is searching a logic expression describing transversals in Gentzen sequent logic. The obtained decomposition (or cover) is used for state encoding of configurable array based embedded logic controllers, implemented as microsystems.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 11, 11; 1397-1400
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Specyfikacja sterowników cyfrowych zorientowana na niezawodność
    Quality oriented specification of logic controllers
    Autorzy:
    Doligalski, M.
    Adamski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/154557.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy wbudowane
    Rekonfigurowalne Sterowniki Logiczne
    Diagramy Maszyny Stanów UML
    sieci Petriego
    diagramy SFC
    embedded systems
    reconfigurable logic controller
    UML state machine diagram
    Petri net
    sequential function chart
    quality-driven design
    formal verification
    Opis:
    W artykule przedstawiono wdrażaną metodę projektowania rekonfigurowalnych sterowników logicznych, ukierunkowaną na jakość behawioralnej specyfikacji, a tym samym niezawodność pracy. Zamierzone funkcjonowanie sterownika jest opisane z wykorzystaniem równocześnie dwóch dualnych języków graficznych: diagramu maszyny stanów UML oraz komplementarnej sieci Petriego. Synergia spowodowana dwoma wzajemnie się uzupełniającymi podejściami do behawioralnego opisu tego samego sterownika daje szansę na otrzymanie uwiarygodnionej specyfikacji już we wstępnej fazie projektowania.
    In the paper quality oriented approach to the design of digital embedded reconfigurable controllers is presented. The behaviour of a logic controller is described by means of dual related graphical languages: UML State machine diagram and Petri Net graph. The first one is well accepted among designers from the electronic industry, the second one among control engineers taking the advantage from similarities between Petri nets and Sequential Function Charts (SFC). The synergy of the view from two sides into the same project gives a chance to obtain validated specification at the design process beginning. It is shown in the second paragraph. Comparison of elementary models (Tab. 1) and design process with use of the dual specification (Fig. 1) are also presented. The third paragraph deals with mutual conversion of the elementary elements (Tab. 2) and shows their subsets in the form of class diagrams (Figs. 2 and 3). An example of the logic controller dual specification (Figs. 4 and 5) is given in the fourth paragraph. The practical use of dual specification is contingent upon implementation of tools for performing the conversion process in an automatic way.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 671-674
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-12 z 12

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies