Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "SOC" wg kryterium: Wszystkie pola

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-4 z 4
    Tytuł:
    The use of hierarchical structures for design of high-speed digital comparators on FPGA/SoC
    Autorzy:
    Salauyou, V.
    Powiązania:
    https://bibliotekanauki.pl/articles/114377.pdf
    Data publikacji:
    2016
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    comparator
    high-speed
    hierarchical structures
    system on chip
    field programmable logic array
    FPGA
    SoC
    Opis:
    This paper presents a design method of high-speed digital comparators on FPGA/SoC by means of hierarchical structures. A synthesis technique of hierarchical structures for comparators is offered. In this technique, the comparator best hierarchical structure is empirically found for a certain FPGA family. The proposed method allows reducing a delay for 256-bits comparators by 1.245 to 2.516 times as compared with a traditional approach, and for 512-bits comparators by 3.399 times. The method also allows reducing an area by 40.2% on occasion.
    Źródło:
    Measurement Automation Monitoring; 2016, 62, 6; 196-198
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A hardware/software development environment for SoC-based time interval counters
    Autorzy:
    Grzęda, G.
    Szplet, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/114349.pdf
    Data publikacji:
    2015
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    system on chip
    precise time counter
    AXI Stream protocol
    Opis:
    The paper describes a design environment for development of precise time counters. The design was implemented in a System-on-Chip Zynq from Xilinx as an embedded solution with a custom user interface. The paper presents the system design, a dedicated time counter interface, and software running on the processing part of the Zynq device. It also contains the results of all system performance tests. The tests reveal the design advantages over the traditional approach, involving an FPGA device connected to a PC that serves as a host with a dedicated user interface. The presented development environment allowed reducing the calibration and measurement times twofold and threefold, respectively. Furthermore, thanks to the bus interface designed for data transmission from the time counter to the control module, the 200 MB/s data throughput inside the SoC was achieved.
    Źródło:
    Measurement Automation Monitoring; 2015, 61, 7; 299-301
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Time interval measurement module implemented in SoC FPGA device
    Autorzy:
    Grzęda, G.
    Szplet, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/226962.pdf
    Data publikacji:
    2016
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    time interval measurement
    time-to-digital converter
    system on chip
    measurement data processing
    Opis:
    We presents the design and test results of a picosecond-precision time interval measurement module, integrated as a System-on-Chip in an FPGA device. Implementing a complete measurement instrument of a high precision in one chip with the processing unit gives an opportunity to cut down the size of the final product and to lower its cost. Such approach challenges the constructor with several design issues, like reduction of voltage noise, propagating through power lines common for the instrument and processing unit, or establishing buses efficient enough to transport mass measurement data. The general concept of the system, design hierarchy, detailed hardware and software solutions are presented in this article. Also, system test results are depicted with comparison to traditional ways of building a measurement instrument.
    Źródło:
    International Journal of Electronics and Telecommunications; 2016, 62, 3; 237-246
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Generator opisów VHDL bloków operacyjnych działających w arytmetyce ułamkowej
    Rational fraction arithmetic unit IP-core generator
    Autorzy:
    Maslennikow, O.
    Ratuszniak, P.
    Sergiyenko, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156200.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy czasu rzeczywistego SoC
    arytmetyka ułamkowa RFA
    język opisu sprzętu
    VHDL
    generator IP Core
    układy reprogramowalne FPGA
    bloki DSP
    system on chip
    rational fraction arithmetic
    FPGA
    DSP
    Opis:
    W niniejszej pracy przedstawiono generator opisów VHDL potokowych bloków operacyjnych działających w arytmetyce ułamkowej (RFA) i przeznaczonych do implementacji w nowoczesnych układach FPGA, mających wbudowane bloki mnożące i/lub DSP. Badania autorów świadczą o mniejszej złożoności sprzętowej jednostek arytmetycznych RFA, wykonujących operacje dodawania i/lub mnożenia i/lub dzielenia w porównaniu z analogicznymi jednostkami operującymi na liczbach stałoprzecinkowych (przy zachowaniu wymaganej dokładności i wydajności obliczeń). Podstawowymi parametrami generatora są: rodzaj operacji arytmetycznej, szerokość danych wejściowych i wyjściowych oraz liczba stopni w potoku.
    In this paper, the IP-core generator is proposed, which produces the VHDL description of the arithmetic units operating in rational fraction arithmetic (RFA). Due to RFA, the hardware complexity of the new arithmetic units, which must perform for example the addition or multiplication or division operations, is much lower in comparison with complexity of the similar fixed-point arithmetic units (with the same precision and performance). The architectures of the target RFA units are pipelined and are adapted to the internal structure of the modern reconfigurable devices (like to Xlinx Virtex 4 or Altera Sratix II devices), and use the built-in 18-bit multipliers or DSP blocks. The main tuned parameters of the proposed soft-generator are the type of arithmetic operation, for example addition, multiplication, division, square rooting, RFA to fixed-point format conversion (see tab. 2), the input and output data width, as well as the number of the pipeline stages in the target arithmetic unit.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 514-516
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-4 z 4

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies