Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "Cariow, A." wg kryterium: Autor


Wyświetlanie 1-2 z 2
Tytuł:
Generalized multiresolution discrete orthogonal transforms
Uogólnione wielorozdzielcze dyskretne transformacje ortogonalne
Autorzy:
Andreatto, B.
Cariow, A.
Powiązania:
https://bibliotekanauki.pl/articles/972134.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
multiresolution transformation
fast transform
arithmetic complexity reduction
multiresolution analysis
vector-matrix notation
transformacja wielorozdzielcza
szybka transformacja
redukcja złożoności obliczeniowej
analiza wielorozdzielcza
notacja wektorowo-macierzowa
Opis:
This paper presents an idea of the multiresolution discrete orthogonal transforms. One possible approach to realization of this multiresolution transform is implementation of the rationalized algorithm for computing the coefficients creating the consecutive resolution levels. The paper also presents an example of synthesis of the fast algorithm for computing the coefficients of the multiresolution discrete Hartley transform. For the description of the compuatational procedures we use a vector-matrix notation.
W artykule przedstawiono uogólnioną wielorozdzielczą dyskretną transformację ortogonalną. Zdefiniowana w niniejszej pracy transformacja pozwala na analizę sygnału na wielu poziomach rozdzielczości. Poziomy te są stanowione poprzez współczynniki częstotliwościowe uzyskiwane w procesie realizacji szybkich dyskretnych transformat ortogonalnych np. dyskretnej transformaty Fouriera (DFT), dyskretnej transformaty kosinusowej (DCT), dyskretnej transformaty Hartley’a, czy też dyskretnej transformaty slant, w odniesieniu do kolejnych fragmentów badanego sygnału. Przedstawiony w niniejszym artykule schemat postępowania jest słuszny dla sygnałów o liczbie próbek będącej naturalną potęgą liczby dwa. Zastosowanie szybkich algorytmów realizacji poszczególnych przekształceń na kolejnych poziomach rozdzielczości, pozwala na uzyskanie znaczącej redukcji liczby wykonywanych działań arytmetycznych, w porównaniu do metody polegającej na bezpośrednim mnożeniu macierzy bazy i wektora kolumnowego danych wejściowych. W przedłożonej pracy, do opisu poszczególnych procedur obliczeniowych posłużono się rachunkiem wektorowo-macierzowym, który jest adekwatny do opisu przestrzenno-czasowych struktur procesów obliczeniowych, jak również umożliwia w sposób bezpośredni odwzorowanie tychże struktur w przestrzeni realizacji programowych i sprzętowych. W artykule zaprezentowano również przykład syntezy szybkiego algorytmu realizacji wielorozdzielczej dyskretnej transformaty Hartley’a dla sygnału jednowymiarowego o liczbie próbek wynoszącej osiem.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 830-832
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A rationalized algorithm for complex-valued inner product calculation
Zracjonalizowany algorytm wyznaczania zespolonego iloczynu skalarnego
Autorzy:
Cariow, A.
Cariowa, G.
Powiązania:
https://bibliotekanauki.pl/articles/156555.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
zespolony iloczyn skalarny
redukcja złożoności obliczeniowej
complex-valued inner product
arithmetic complexity reduction
Opis:
This paper presents a rationalized algorithm for calculating a complex-valued inner product. The main idea of algorithm synthesis uses the well-known opportunity to calculate the product of two complex numbers with three multiplications and five additions of real numbers. Thus, the proposed algorithmic solution reduces the number of real multiplications and additions compared to the schoolbook implementation, and takes advantage of parallelization of calculation offered by field-programmable gate arrays (FPGAs).
W artykule został przedstawiony równoległy algorytm wyznaczania iloczynu skalarnego dwóch wektorów, których elementami są liczbami zespolonymi. Proponowany algorytm wyróżnia się w stosunku do całkowicie równoległej implementacji metody naiwnej zredukowaną złożonością multiplikatywną. Jeśli metoda naiwna wymaga wykonania 4N mnożeń (układów mnożących podczas implementacji sprzętowej) oraz 2(2N-1) dodawań (sumatorów) liczb rzeczywistych to proponowany algorytm wymaga tylko 3N mnożeń oraz 6N-1 dodawań. W pracy została przedstawiona zracjonalizowana wektorowo-macierzowa procedura obliczeniowa wyznaczania takich iloczynów a także zdefiniowane konstrukcje macierzowe, wchodzące w skład owej procedury. Przy implementacji sprzętowej proponowany algorytm posiada niewątpliwe walory w stosunku do implementacji naiwnego sposobu zrównoleglenia obliczeń wymagającego więcej bloków mnożących. A ponieważ blok mnożący pochłania znacznie więcej zasobów sprzętowych platformy implementacyjnej niż sumator, to redukcja liczby tych bloków przy projektowaniu jednostek obliczeniowych jest sprawą niezwykle aktualną. W przypadku implementacji jednostki do obliczania iloczynu skalarnego w strukturze FPGA proponowane rozwiązanie pozwala zaoszczędzić pewną część umieszczonej w układzie puli bloków mnożących lub też elementów logicznych.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 674-676
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-2 z 2

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies