Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "przetwarzanie równoległe" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-8 z 8
    Tytuł:
    Ewolucja ISA – wierzchołek góry lodowej
    ISA evolution – tip of the iceberg
    Autorzy:
    Komorowski, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/137202.pdf
    Data publikacji:
    2012
    Wydawca:
    Uczelnia Jana Wyżykowskiego
    Tematy:
    ISA
    Instruction-Set Architecture
    CISC
    RISC
    przetwarzanie równoległe
    parallel processing
    Opis:
    Lista rozkazów stanowiąca główny atrybut architektury każdego komputera zmieniała się zależnie od dostępnej technologii i wymagań stawianych przez użytkowników. W artykule opisano kilka rozwiązań ISA (Instruction-Set Architecture) – kluczowych w historii informatyki, wskazując na uwarunkowania istniejące w czasie ich powstawania. Przedstawiono powody zmiany paradygmatu projektowania CISC-RISC w latach osiemdziesiątych. Scharakteryzowano istotę przetwarzania równoległego – od potokowości, przez superskalarność i organizacje VLIW aż do przetwarzania masywnie równoległego w obecnych superkomputerach.
    Instruction-set architecture is determined by many factors, such as technology and users’ demand. The ISA evolution is illustrated on several examples – milestones in computing history: EDSAC, VAX, Berkeley RISC. The early 80’ CISC-RISC turning point in architecture paradigm is explained. A short characteristic of parallel processing is given – starting from pipelining, through superscalar and VLIW processors up to petaflops supercomputers using Massively Parallel Processing technique.
    Źródło:
    Zeszyty Naukowe Dolnośląskiej Wyższej Szkoły Przedsiębiorczości i Techniki. Studia z Nauk Technicznych; 2012, 1; 73-94
    2299-3355
    Pojawia się w:
    Zeszyty Naukowe Dolnośląskiej Wyższej Szkoły Przedsiębiorczości i Techniki. Studia z Nauk Technicznych
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Mean Squared Load Criteria for Scheduling Independent Tasks
    Autorzy:
    Dzemyda, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/908277.pdf
    Data publikacji:
    1999
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    przetwarzanie równoległe
    szeregowanie
    zadanie kombinatoryczne
    parallel processing
    scheduling
    combinatorial problems
    minimum makespan problem
    mean squared load
    Opis:
    Results of this paper extend the set of criteria which characterize the scheduling quality as well as the set of possible scheduling strategies. A new view on the minimum makespan criterion is presented in terms of the mean squared load of processing units. This leads in turn to the development of new scheduling algorithms. The interaction between processes of minimizing the new criteria and the maximum finishing time (makespan of the schedule) was discovered. We show the possibility of minimizing the maximum finishing time by minimizing the new criteria that characterize the mean squared load of processing units. Moreover, the optimal workload of processing units determined with the use of the proposed criteria is usually smoother (more balanced) than that found for traditional ones.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 1999, 9, 4; 939-954
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Systemy wieloprocesorowe w automatyce i pomiarach
    Multiprocesor systems in automatic control and measurements
    Autorzy:
    Jordan, A.
    Bycul, R.
    Forenc, J.
    Myszkowski, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/158209.pdf
    Data publikacji:
    2004
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    klaster
    przetwarzanie równoległe
    metoda gradientu sprzężonego
    metoda spekulacyjna
    cluster
    parallel processing
    conjugate gradient method
    speculative method
    Opis:
    Artykuł przedstawia konstrukcję homogenicznego systemu klaster - KETIM2, oraz dwa przykłady jego wykorzystania do rozwiązywania wybranych zagadnień z teorii sterowania i przybliżonych metod elektrotechniki. Pierwszym z nich jest równoległa implementacja algorytmu gradientu sprzężonego wykorzystywanego w teorii optymalizacji i metodzie elementów skończonych. Drugi przykład dotyczy równoległej analizy stanów nieustalonych w układach opisanych nieliniowym równaniem stanu. W tym drugim przypadku analizowano dynamikę silnika asynchronicznego pierścieniowego stosując metodę spekulacyjną. Przedstawiono również perspektywy zastosowań systemów wieloprocesorowych w technice pomiarowej.
    The paper presents the construction of a homogenous cluster system - KETIM2 and two examples of its application for solving selected problems of control theory and approximate methods of electrical engineering. First of them is a parallel implementation of the conjugate gradient algorithm applied in the optimization theory and in the method of finite elements. The second example concerns parallel analysis of transient states in a dynamic system described by a nonlinear state equation. In the second case dynamics of asynchronous slip-ring motor was analysed appluing a speculative method. The perspectives of applications of multiprocessor systems in measurement technique were also presented.
    Źródło:
    Pomiary Automatyka Kontrola; 2004, R. 50, nr 10, 10; 16-20
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Efektywna implementacja algorytmu wyszukiwania wzorców genetycznych
    On efficient implementation of the search algorithm for genome patterns
    Autorzy:
    Milik, A.
    Pułka, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156619.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    programowanie dynamiczne
    identyfikacja wzorców
    rozpoznawanie wzorców
    przetwarzanie równoległe
    przetwarzanie potokowe
    dynamic programming
    computational methods
    pattern identification
    pattern recognition
    parallel processing
    pipeline processing
    Opis:
    W artykule zaprezentowano implementację algorytmu obliczającego stopień podobieństwa sekwencji znaków (genów) do zadanego wzorca. Algorytm wywodzi się z biologii obliczeniowej. Rozwiązania programowe wymagają znacznych zasobów sprzętowych oraz czasu. W badaniach nad algorytmem główny nacisk położono na poznanie jego własności i ich wykorzystanie przy implementacji. Pozwoliło to stworzyć bardzo oryginalna implementację zapewniającą niezwykle oszczędne gospodarowanie zasobami w układzie programowalnym jak i uzyskanie bardzo wysokich częstotliwości pracy.
    The paper describes implementation of the computation algorithm in modern, complex programmable hardware devices. The presented algorithm originates from computation biology and works on very long chains of symbols which come from reference patterns of the genome. The software solutions in this field are very limited and need large time and space resources. The main research efforts were aimed at investigating the properties of the searching algorithm. Especially, the influence of the penalty values assigned to the mismatch, insertion and deletion on the algorithm was analysed. This allowed obtaining a completely new algorithm offering extremely efficient implementation and exhibiting the outstanding performance. The Virtex 5 FPGA family was considered to be a target family for the searching algorithm based on the dynamic programming idea. The obtained results are very promising and show the dominance of the dedicated platform over the general purpose PC-based systems.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 15-18
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zwiększenie lokalności programów równoległych wykonywanych w systemach osadzonych
    Increasing data locality of parallel programs executed in embedded systems
    Autorzy:
    Bielecki, W.
    Kraska, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/156188.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    lokalność danych
    kompilatory
    systemy osadzone
    przetwarzanie równoległe
    transformacje pętli programowych
    data locality
    compilers
    embedded systems
    parallel processing
    loop transformations
    Opis:
    Zwiększenie lokalności danych w programie jest niezbędnym elementem zwiększenia wydajności części programowych systemu osadzonego, zmniejszenia zużycia energii oraz redukcji rozmiaru pamięci w układzie. Przedstawiono komplementarne wykorzystanie metody szacowania lokalności danych wobec nowej metody ekstrakcji wątków, ich aglomeracji w celu dostosowania do możliwości docelowej architektury przy zastosowaniu różnych typów podziału iteracji pętli (mapowanie czasowo-przestrzenne) i z uwzględnieniem wpływu zastosowania znanych technik poprawy lokalności danych. Wybór najlepszej kombinacji transformacji kodu pod kątem lokalności danych umożliwia zwiększenie wydajności programu względem wskazanych czynników. Zaprezentowano podejście do analizy lokalności danych dla wybranych pętli, przedstawiono i omówiono wyniki badań eksperymentalnych a także wskazano kierunki dalszych prac.
    Increasing data locality in a program is a necessary factor to improve performance of software parts of embedded systems, to decrease power consumption and reduce memory on chip size. A possibility of applying a method of quantifying data locality to a novel method of extracting synchronization-free threads is introduced. It can be used to agglomerate extracted synchronization-free threads for adopting a parallel program to a target architecture of an embedded system under various loop schedule options (space-time mapping) and the influence of well known techniques to improve data locality. The choice of the best combination of loop transformation techniques regarding to data locality makes possible improving program performance. A way of an analysis of data locality is presented. Experimental results are depicted and discussed. Conclusion and future research are outlined.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 464-468
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Ekstrakcja równoległości w programach ANSI C dla systemów osadzonych
    Extracting parallelism in ANSI C programs for embedded computer systems
    Autorzy:
    Bielecki, W.
    Siedlecki, K.
    Kraska, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/154605.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    kompilatory
    osadzone systemy komputerowe
    ANSI C
    przetwarzanie równoległe
    transformacje pętli programowych
    compilers
    embedded computer systems
    parallel processing
    loop transformations
    Opis:
    W artykule zaprezentowano nowe podejście do ekstrakcji równole-głości w programach ANSI C dla architektur wieloprocesorowych polega-jące na wyznaczaniu niezależnych fragmentów obliczeń w pętlach programowych dowolnie zagnieżdżonych. Przedstawione podejście pozwala na ekstrakcję równoległości dla szerszego spektrum pętli programowych w porównaniu z transformacjami afinicznymi, uznawanymi dotychczas za najbardziej efektywne. Przedstawiono analizę zastosowania proponowanego podejścia dla wybranych źródeł języka ANSI C. Omówiono wyniki badań eksperymentalnych oraz wskazano kierunki dalszych prac.
    The application of embedded computer systems extends from small consumer products to complex industrial solutions. Performance critical solutions require application of more efficient controllers using parallel architectures such as VLIW or multiprocessor (multi cores) architectures. The interest in using the parallelism in embedded systems puts up new challenges for science and engineering and requires new methods and tools. The paper presents a new approach to the extraction of parallelism in ANSI C programs for multiprocessor architectures, consisting of synchronization free threads of computations (slices). The presented approach allows the extraction of parallelism on a wider range of program loops than that extracted by the affine transformation framework identified as the most efficient. Scientific results achieved are implemented as an academic source to source parallelizing compiler. The analysis of applying the approach to selected ANSI C sources is presented. Experimental results are depicted and discussed. Conclusions and future research are discussed.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 697-700
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Redukcja czasu wykonania algorytmu Cannego dzięki zastosowaniu połączenia OpenMP z technologią NVIDIA CUDA
    Autorzy:
    Sychel, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/118376.pdf
    Data publikacji:
    2013
    Wydawca:
    Politechnika Koszalińska. Wydawnictwo Uczelniane
    Tematy:
    przetwarzanie równoległe
    programowanie kart graficznych
    CUDA
    wykrywanie krawędzi
    filtry splotowe
    algorytm Canny'ego
    parallel processing
    programming
    graphic cards
    edge detection filters
    Canny algorithm
    Opis:
    Artykuł prezentuje alternatywne podejście do programowania równoległego poprzez wykorzystanie programowalnych kart graficznych w celu wsparcia obliczeń, oraz połączenie tego podejścia z klasycznym zrównolegleniem opartym o wielordzeniowe procesory. Przeprowadzone testy przedstawiają zysk czasu jaki można uzyskać dzięki odpowiedniemu połączeniu OpenMP z technologią CUDA w obliczeniach związanych z wykrywaniem krawędzi na obrazie rastrowym przy użyciu algorytmu Cannego. Badania przeprowadzone zostały na sprzęcie różnej jakości. Napisane algorytmy są zgodne z CC 1,0 (zdolność obliczeniowa karty graficznej).
    This paper presents an alternative approach to parallel programming by using programmable graphics card to support calculations and combines this approach with a classical parallelization based on multi-core processors. The tests show the gain time that can be achieved through a combination of OpenMP with CUDA technology in the calculation of the edge detection on the raster image using the Canny’s algorithm. Tests were carried out on the equipment of varying quality. The algorithms are compatible with CC 1.0 (compute capability graphics card).
    Źródło:
    Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej; 2013, 5; 103-113
    1897-7421
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Weryfikacja reguł bezpieczeństwa wspomagana mechanizmami pamięci podręcznej w sprzętowej implementacji systemu bezpieczeństwa typu firewall
    Security rules verification mechanism supported by local cache memory for the hardware Firewall security system
    Autorzy:
    Sułkowski, G.
    Twardy, M.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/156198.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy bezpieczeństwa informatycznego
    układy programowalne
    języki opisu sprzętu
    firewall
    pamięci podręczne
    potokowość
    przetwarzanie równoległe
    information security systems
    programmable logic
    hardware description language
    firewal
    packet classification algorithms
    cache memory
    pipelining
    parallel processing
    Opis:
    W niniejszym artykule autorzy dokonują przeglądu istniejących algorytmów klasyfikacji pakietów celem adaptacji najodpowiedniejszego spośród nich dla potrzeb budowanego systemu zabezpieczeń sieciowych klasy Firewall. Równocześnie prezentują koncepcje zwiększenia całkowitej wydajności proponowanego rozwiązania poprzez zastosowanie dodatkowych mechanizmów wykorzystujących m.in. pamięci podręczne, potokowość oraz zrównoleglenie przetwarzania danych.
    In this paper authors present their research into the actual state of the hardware implemented packet classification algorithms for the adaptation into their implementation of the hardware Firewall security system. The paper also describes the idea of enhancing the overall processing efficiency by using additional mechanisms like local cache memory, pipelining and parallel processing.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 511-513
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-8 z 8

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies