Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "formal logic" wg kryterium: Temat


Wyświetlanie 1-8 z 8
Tytuł:
Changing probabilistic beliefs in persuasion
Zmiana probabilistycznych przekonań w perswazji
Autorzy:
Budzyńska, K.
Kacprzak, M.
Powiązania:
https://bibliotekanauki.pl/articles/341061.pdf
Data publikacji:
2010
Wydawca:
Politechnika Białostocka. Oficyna Wydawnicza Politechniki Białostockiej
Tematy:
perswazja
przekonania
ogika prawdopodobieństwa
formalna weryfikacja
logika prawdopodobieństwa
persuasion
beliefs
probabilistic logic
formal verification
Opis:
The aim of the paper is to extend our formal model of persuasion with an aspect of change of uncertainty interpreted probabilistically. The general goal of our research is to apply this model to design a logic and a software tool that allow for verification of persuasive multi-agent systems (MAS). To develop such a model, we analyze and then adopt the Probabilistic Dynamic Epistemic Logic introduced by B. Kooi. We show that the extensions proposed in this paper allow us to represent selected aspects of persuasion and apply the model in the resource re-allocation problem in multi-agent systems.
Celem pracy jest rozszerzenie zaproponowanego przez nas formalnego modelu perswazji o aspekt zmiany niepewności przekonań agentów interpretowanych w teorii prawdopodobieństwa. Wzbogacony model jest podstawą do zdefiniowania logiki i zaprojektowania narzędzia, które umożliwia automatyczną weryfikację perswazyjnych systemów wieloagentowych. W celu realizacji tego zadania analizujemy i adaptujemy Probabilistyczną Dynamiczną Epistemiczną Logikę wprowadzoną przez B. Kooi. Zastosowanie zaproponowanego podejścia do analizowania wybranych aspektów perswazji omawiamy na przykładzie problemu alokacji zasobów w rozproszonych komputerowych systemach.
Źródło:
Zeszyty Naukowe Politechniki Białostockiej. Informatyka; 2010, 6; 23-39
1644-0331
Pojawia się w:
Zeszyty Naukowe Politechniki Białostockiej. Informatyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
FSM encoding for BDD representations
Autorzy:
Gosti, W.
Villa, T.
Saldanha, A.
Sangiovanni-Vincentelli, A. L.
Powiązania:
https://bibliotekanauki.pl/articles/911255.pdf
Data publikacji:
2007
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
binarny diagram decyzyjny
kodowanie
automat skończony
synteza logiczna
weryfikacja formalna
binary decision diagram
encoding
finite state machine
logic synthesis
formal verification
logic representation
Opis:
We address the problem of encoding the state variables of a finite state machine such that the BDD representing the next state function and the output function has the minimum number of nodes. We present an exact algorithm to solve this problem when only the present state variables are encoded. We provide results on MCNC benchmark circuits.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2007, 17, 1; 113-128
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Reprezentacja przestrzeni stanów sterownika logicznego z wykorzystaniem kodowanych diagramów decyzyjnych
Reconfigurable Logic Controller state space representation using encoded Binary Decision Diagrams
Autorzy:
Bubacz, P.
Adamski, M.
Powiązania:
https://bibliotekanauki.pl/articles/152669.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
1st order nonstationary measurement system
rekonfigurowane sterowniki logiczne
kodowanie stanów
synteza logiczna
weryfikacja formalna
Ordered Binary Decision Diagram
Reconfugurable Logic Controller
state encoding
logic synthesis
formal verification
Opis:
W pracy porównano znane z literatury metody zwartej reprezentacji przestrzeni stanów dla rekonfigurowanego sterownika logicznego. Przedstawiono zalety heurystycznego sposobu kodowania miejsc sieci Petriego, dzięki któremu uzyskuje się diagramy OBDD o znacznie mniejszej złożoności przydatne zarówno podczas analizy, jak i syntezy układowej algorytmu sterowania binarnego.
In the paper some known methods for an effective representation of the state space in reconfigurable logic controller are compared. The advantages of heuristic method of Petri net place encoding, which is adapted for a compact encoding technique of Binary Decision Diagrams, are given.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 24-26
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Petri nets and activity diagrams in logic controller specification – transformation and verification
Sieci petriego i diagramy aktywności w specyfikacji sterowników logicznych – transformacja i weryfikacja
Autorzy:
Grobelna, I.
Grobelny, M.
Adamski, M.
Powiązania:
https://bibliotekanauki.pl/articles/389795.pdf
Data publikacji:
2010
Wydawca:
Politechnika Bydgoska im. Jana i Jędrzeja Śniadeckich. Wydawnictwo PB
Tematy:
formal verification
logic controller
model checking
Petri nets
UML Activity
Diagrams
formalna weryfikacja
sterownik logiczny
weryfikacja modelowa
sieci Petriego
diagramy aktywności UML
Opis:
The paper presents formal verification method of logic controller specification taking into account user-specified properties. Logic controller specification may be expressed as Petri net or UML 2.0 Activity Diagram. Activity Diagrams seem to be more user-friendly and easy-understanding that Petri nets. Specification in form of activity diagram may afterwards be transformed into Petri net, which may then be formally verified and used to automatically generate implementation (code). A new transformation method dedicated for event-driven systems is proposed. Verification process is executed automatically by the NuSMV model checker tool. Model description based on specification and properties list is being built. Model description derived from Petri net is presented in RTL-level and easy to synthesize as reconfigurable logic controller or PLC. Properties are defined using temporal logic. In model checking process, verification tool checks whether requirements are satisfied in attached system model. If this is not the case, appropriate counterexamples are generated.
Praca prezentuje metodę formalnej weryfikacji specyfikacji sterownika logicznego uwzględniającą właściwości podane przez użytkownika. Specyfikacja sterownika logicznego może być przedstawiona m.in. w postaci sieci Petriego lub diagramu aktywności języka UML. Diagramy aktywności wydają się być bardziej przyjazne i zrozumiałe dla użytkownika niż sieci Petriego. Specyfikacja w postaci diagramu aktywności może zostać przekształcona do sieci Petriego, która następnie może być formalnie zweryfikowana i wykorzystana do automatycznej generacji implementacji (kodu). Węzły diagramu aktywności konsekwentnie interpretowane są jako tranzycje sieci Petriego, w odróżnieniu od klasycznego podejścia (w starszych wersjach UML) gdzie odwzorowywało się je jako miejsca sieci Petriego. Proces weryfikacji wykonywany jest automatycznie przez narzędzia weryfikacji modelowej. Tworzony jest opis modelu bazujący na specyfikacji oraz lista wymagań. Nowatorskim podejściem jest przedstawienie sieci Petriego na poziomie RTL w taki sposób, że łatwo jest przeprowadzić syntezę logiczną sieci w postaci współbieżnego rekonfigurowalnego sterownika logicznego lub sterownika PLC bez konieczności przekształcania modelu. Wymagania określone są przy użyciu logiki temporalnej. W procesie weryfikacji modelowej narzędzie weryfikujące NuSMV sprawdza, czy model systemu spełnia stawiane mu wymagania. Jeżeli tak nie jest, generowany jest odpowiedni kontrprzykład.
Źródło:
Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy; 2010, 13; 79-91
1899-0088
Pojawia się w:
Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
From workflow design patterns to logical specifications
Odwzorowanie wzorców projektowych w specyfikację logiczną systemu
Autorzy:
Klimek, R.
Powiązania:
https://bibliotekanauki.pl/articles/282120.pdf
Data publikacji:
2013
Wydawca:
Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie. Wydawnictwo AGH
Tematy:
formal verification
temporal logic
deduction
semantic tableaux
design patterns
generating logical specification
weryfikacja formalna
logika temporalna
dedukcja
tablice semantyczne
wzorce projektowe
generowanie specyfikacji logicznej
Opis:
This work concerns issues related to automatic generation of logical specifications. Logical specifications can be extracted directly from developed software models. Received specification can be used in the process of a system formal verification using a deductive approach. The generated logical specification is just a set of temporal logie fonnulas as well as verified system properties are expressed in temporal logie. The extraction process is based on the idea of organizing the whole analyzed model as a set of certain design patterns of control flows. A method of automatic transformation of workflow design patterns to temporal logie formulas is proposed. These formulas constitute a logical specification and may be the first step towards a formal verification of system correctness using any method of the deduction-based reasoning. Applying the presented concepts enables bridging the gap between naturalness and intuitive of the deductive inference and the difficulty of its practical application in the case of software models.
Praca dotyczy zagadnień związanych z automatyczną generacją i modelowaniem specyfikacji logicznej. Specyfikacja logiczna może być wygenerowana bezpośrednio z modeli oprogramowania. Tak uzyskana specyfikacja następnie może być wykorzystana w procesie formalnej weryfikacji przy wykorzystaniu podejścia dedukcyjnego. Wygenerowana specyfikacja reprezentowana jest przez zbiór formuł logiki temporalnej, również weryfikowane własności systemu mogą i powinny być wyrażone w logice temporalnej. Proces ekstrakcji opiera się na założeniu, aby cały analizowany model oprogramowania został zbudowany w oparciu o przyjęte, dowolne, ale najlepsze dla danej klasy zastosowań, wzorce projektowe. Została zaproponowana metoda automatycznej translacji wzorców projektowych (przepływów) do postaci formuł logiki temporalnej. Formuły te składają się na logiczną specyfikację i mogą stanowić pierwszy krok w kierunku formalnej weryfikacji poprawności systemów z wykorzystaniem dowolnej metody wnioskowania dedukcyjnego. Zastosowanie przedstawionych koncepcji umożliwia połączenie naturalności i intuicyjności samego wnioskowania logicznego oraz praktycznego zastosowania tych metod w przypadku modeli oprogramowania.
Źródło:
Automatyka / Automatics; 2013, 17, 1; 59-63
1429-3447
2353-0952
Pojawia się w:
Automatyka / Automatics
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Inhibitor and enabling arcs in logic controller design
Łuki zakazujące i zezwalające w projektowaniu sterowników logicznych
Autorzy:
Grobelna, I.
Grobelny, M.
Powiązania:
https://bibliotekanauki.pl/articles/153449.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
specyfikacja sterownika logicznego
formalna weryfikacja
łuki zakazujące i zezwalające sieci Petriego
diagramy aktywności języka UML
logic controller specification
formal verification
Petri nets inhibitor and enabling arcs
UML activity diagrams
Opis:
The paper presents a novel approach to rule-based logic controller specification and its verification. The proposed abstract model is suited for formal verification (using model checking technique) as well as for logic synthesis (using hardware description language VHDL). Special focus is put on Interpreted Petri Nets with inhibitor and enabling arcs, their realization in rule-based model and, additionally, their interpretation in another logic controller specification technique - UML Activity Diagrams (version 2.x).
Artykuł przedstawia nowatorskie podejście do regułowej specyfikacji sterownika logicznego, wraz z jej weryfikacją (walidacją). Proponowany abstrakcyjny model logiczny jest dogodny zarówno do formalnej weryfikacji modelowej, jak również do syntezy logicznej (język opisu sprzętu VHDL). Szczególną uwagę poświęcono łukom zakazującym i zezwalającym interpretowanych sieci Petriego. Po krótkim wprowadzeniu do omawianej tematyki (rozdział 2), przedstawiono przykład interpretowanej sieci Petriego z łukami zakazującymi i zezwalającymi (rys. 1). Podano sposób ich realizacji w abstrakcyjnym modelu logicznym (rozdział 3, schemat kompletnego proponowanego systemu na rys. 2 oraz przykład regułowego modelu sterownika logicznego na rys. 3). Zaproponowano interpretację łuków zakazujących i zezwalających sieci Petriego w innej postaci specyfikacji zachowania sterownika logicznego (rozdział 4) - diagramach aktywności języka UML (w wersji 2.x). Ze względu na bezstanowość diagramów aktywności, nie jest możliwe bezpośrednie odwzorowanie rozpatrywanych łuków. W artykule zaproponowano dwa rozwiązania - opierające się na wprowadzeniu dodatkowego sygnału (rys. 4a) oraz alternatywne - bazujące na etykietowaniu przepływów (rys. 4b). Przedstawiono sposób formalnej weryfikacji tak przygotowanej specyfikacji regułowej oraz jej syntezy logicznej (rozdział 5). Publikacja kończy się podsumowaniem oraz wnioskami (rozdział 6)
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 6, 6; 510-513
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Specyfikacja sterowników cyfrowych zorientowana na niezawodność
Quality oriented specification of logic controllers
Autorzy:
Doligalski, M.
Adamski, M.
Powiązania:
https://bibliotekanauki.pl/articles/154557.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
systemy wbudowane
Rekonfigurowalne Sterowniki Logiczne
Diagramy Maszyny Stanów UML
sieci Petriego
diagramy SFC
embedded systems
reconfigurable logic controller
UML state machine diagram
Petri net
sequential function chart
quality-driven design
formal verification
Opis:
W artykule przedstawiono wdrażaną metodę projektowania rekonfigurowalnych sterowników logicznych, ukierunkowaną na jakość behawioralnej specyfikacji, a tym samym niezawodność pracy. Zamierzone funkcjonowanie sterownika jest opisane z wykorzystaniem równocześnie dwóch dualnych języków graficznych: diagramu maszyny stanów UML oraz komplementarnej sieci Petriego. Synergia spowodowana dwoma wzajemnie się uzupełniającymi podejściami do behawioralnego opisu tego samego sterownika daje szansę na otrzymanie uwiarygodnionej specyfikacji już we wstępnej fazie projektowania.
In the paper quality oriented approach to the design of digital embedded reconfigurable controllers is presented. The behaviour of a logic controller is described by means of dual related graphical languages: UML State machine diagram and Petri Net graph. The first one is well accepted among designers from the electronic industry, the second one among control engineers taking the advantage from similarities between Petri nets and Sequential Function Charts (SFC). The synergy of the view from two sides into the same project gives a chance to obtain validated specification at the design process beginning. It is shown in the second paragraph. Comparison of elementary models (Tab. 1) and design process with use of the dual specification (Fig. 1) are also presented. The third paragraph deals with mutual conversion of the elementary elements (Tab. 2) and shows their subsets in the form of class diagrams (Figs. 2 and 3). An example of the logic controller dual specification (Figs. 4 and 5) is given in the fourth paragraph. The practical use of dual specification is contingent upon implementation of tools for performing the conversion process in an automatic way.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 671-674
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A system for deduction-based formal verification of workflow-oriented software models
Autorzy:
Klimek, R.
Powiązania:
https://bibliotekanauki.pl/articles/330429.pdf
Data publikacji:
2014
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
formal verification
deductive reasoning
temporal logic
semantic tableaux
workflow pattern
logical primitive
generating logical specification
business model
BPMN
formalna weryfikacja
wnioskowanie dedukcyjne
logika temporalna
tablica semantyczna
wzorzec przepływu pracy
generowanie specyfikacji logicznej
model biznesowy
Opis:
The work concerns formal verification of workflow-oriented software models using the deductive approach. The formal correctness of a model’s behaviour is considered. Manually building logical specifications, which are regarded as a set of temporal logic formulas, seems to be a significant obstacle for an inexperienced user when applying the deductive approach. A system, along with its architecture, for deduction-based verification of workflow-oriented models is proposed. The process inference is based on the semantic tableaux method, which has some advantages when compared with traditional deduction strategies. The algorithm for automatic generation of logical specifications is proposed. The generation procedure is based on predefined workflow patterns for BPMN, which is a standard and dominant notation for the modeling of business processes. The main idea behind the approach is to consider patterns, defined in terms of temporal logic, as a kind of (logical) primitives which enable the transformation of models to temporal logic formulas constituting a logical specification. Automation of the generation process is crucial for bridging the gap between the intuitiveness of deductive reasoning and the difficulty of its practical application when logical specifications are built manually. This approach has gone some way towards supporting, hopefully enhancing, our understanding of deduction-based formal verification of workflow-oriented models.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2014, 24, 4; 941-956
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-8 z 8

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies