Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "function field" wg kryterium: Wszystkie pola

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-4 z 4
    Tytuł:
    Synteza mikroprogramowanych układów sterujących z identyfikacją wyjść oraz dekoderem funkcji
    Synthesis of compositional microprogram control units with outputs identification and function decoder
    Autorzy:
    Wiśniewski, R.
    Barkalov, A. A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156316.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroprogramowany układ sterujący
    dekoder funkcji
    programowalny układ FPGA
    compositional microprogram control unit (CMCU)
    function decoder
    field programmable gate array (FPGA)
    Opis:
    W artykule zaprezentowana zostanie metoda umożliwiająca zmniejszenie liczby wyjść oraz funkcji logicznych modułów wewnętrznych układu sterującego poprzez zastosowanie identyfikacji wyjść łańcuchów bloków operacyjnych. Ponadto wprowadzony zostanie dodatkowy blok dekodera funkcji, który może zostać zrealizowany z wykorzystaniem dedykowanych bloków pamięci, co znacznie pozwala zmniejszyć liczbę elementów logicznych matryc FPGA. Szczegółowe badania przeprowadzone przez autorów potwierdzają skuteczność proponowanej metody. W porównaniu ze standardowym sposobem projektowania układów mikroprogramowanych, rozwiązanie wykorzystujące dekoder funkcji pozwala zmniejszyć liczbę wykorzystanych bloków logicznych średnio o 36%.
    A new synthesis method of compositional microprogram control unit (CMCU) is presented in the article. The method is based on the modification in the traditional solutions. Application of an additional block - function decoder - permits to reduce the number of logic blocks used for implementation of the CMCU on FPGA. All steps required in order to synthesize CMCU with function decoder will be shown. Detailed investigations conducted by authors have shown that the proposed method permits to decrease the FPGA area used for implementation of the control unit up to 36% compared with traditional solutions.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 585-587
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A random number generator using ring oscillators and the Keccak as post-processing
    Autorzy:
    Łoza, S.
    Matuszewski, Ł.
    Jessa, M.
    Kubczak, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/114620.pdf
    Data publikacji:
    2015
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    true random number generator
    ring oscillator
    cryptography
    field programmable gate array (FPGA)
    hash function
    Opis:
    In cryptography, sequences of numbers with unpredictable elements are often required. Such sequences should pass all known statistical tests for random sequences. Because sequences produced in real circuits are biased, they do not pass many statistical tests, e.g., the distribution of numbers is not uniform. Such random number sequences should be subjected to a transformation called post-processing. In this paper, a true random number generator is considered. It uses ring oscillators and the Keccak hash function as post-processing. This paper presents only simulation conditions for this approach since the post-processing part was done using x86 architecture on a PC.
    Źródło:
    Measurement Automation Monitoring; 2015, 61, 7; 290-292
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Pattern Classification of Fabric Defects Using a Probabilistic Neural Network and Its Hardware Implementation using the Field Programmable Gate Array System
    Klasyfikacja rodzaju defektów tkanin za pomocą probabilistycznej sztucznej sieci neuronowej oraz za pomocą systemu FPGA
    Autorzy:
    Hasnat, A.
    Ghosh, A.
    Khatun, A.
    Halder, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/234369.pdf
    Data publikacji:
    2017
    Wydawca:
    Sieć Badawcza Łukasiewicz - Instytut Biopolimerów i Włókien Chemicznych
    Tematy:
    classification
    fabric defect
    field programmable gate array (FPGA)
    radial basis function
    probabilistic neural network
    klasyfikacja wad tkanin
    probabilistyczna sieć neuronowa
    Opis:
    This study proposes a fabric defect classification system using a Probabilistic Neural Network (PNN) and its hardware implementation using a Field Programmable Gate Arrays (FPGA) based system. The PNN classifier achieves an accuracy of 98 ± 2% for the test data set, whereas the FPGA based hardware system of the PNN classifier realises about 94±2% testing accuracy. The FPGA system operates as fast as 50.777 MHz, corresponding to a clock period of 19.694 ns.
    W pracy zaprezentowano system klasyfikacji wad tkanin przy użyciu probabilistycznej sieci neuronowej (PNN) i przy zastosowaniu systemu Field Programmable Gate Array (FPGA). PNN pozwala na osiągnięcie dokładności 98 ± 2% dla zbioru danych testowych, podczas gdy system FPGA pozwala na osiągnięcie dokładności około 94 ± 2%. System FPGA pracuje przy częstotliwości 50,777 MHz, co odpowiada 19,694 ns.
    Źródło:
    Fibres & Textiles in Eastern Europe; 2017, 1 (121); 42-48
    1230-3666
    2300-7354
    Pojawia się w:
    Fibres & Textiles in Eastern Europe
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Development of an embedded FPGA-based data acquisition system dedicated to zero power reactor noise experiments
    Autorzy:
    Arkani, M.
    Khalafi, H.
    Vosoughi, N.
    Powiązania:
    https://bibliotekanauki.pl/articles/220709.pdf
    Data publikacji:
    2014
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    zero power reactor (ZPR) noise
    time interval measurement
    probability distribution function (PDF)
    field programmable gate array (FPGA)
    data acquisition system (DAS)
    nuclear reactor
    neutron detection
    Opis:
    An embedded time interval data acquisition system (DAS) is developed for zero power reactor (ZPR) noise experiments. The system is capable of measuring the correlation or probability distribution of a random process. The design is totally implemented on a single Field Programmable Gate Array (FPGA). The architecture is tested on different FPGA platforms with different speed grades and hardware resources. Generic experimental values for time resolution and inter-event dead time of the system are 2.22 ns and 6.67 ns respectively. The DAS can record around 48-bit x 790 kS/s utilizing its built-in fast memory. The system can measure very long time intervals due to its 48-bit timing structure design. As the architecture can work on a typical FPGA, this is a low cost experimental tool and needs little time to be established. In addition, revisions are easily possible through its reprogramming capability. The performance of the system is checked and verified experimentally.
    Źródło:
    Metrology and Measurement Systems; 2014, 21, 3; 433-446
    0860-8229
    Pojawia się w:
    Metrology and Measurement Systems
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-4 z 4

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies