Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "digital systems" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-7 z 7
    Tytuł:
    Connectivity Solutions in Automated Trading
    Autorzy:
    Popławski, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/226896.pdf
    Data publikacji:
    2015
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    telecommunications
    digital systems
    systems architecture
    automated trading
    high frequency trading
    Opis:
    The study analyzes the architecture and deployment of direct market access (DMA) solutions for automated trading of securities. It provides an overview of automated trading systems including: trading floor architecture, trading environment connectivity, and DMA solutions. Among a range of factors influencing operational capacities, round-trip latency has been recognized as the key quality differentiator of an automated trading floor. The study identifies potential opportunity costs due to latency levels as a major driver of technological progress in trading in highly liquid market conditions.
    Źródło:
    International Journal of Electronics and Telecommunications; 2015, 61, 4; 403-408
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Minimization of finite state machines by states merging
    Autorzy:
    Salauyou, V.
    Powiązania:
    https://bibliotekanauki.pl/articles/114664.pdf
    Data publikacji:
    2016
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    finite state machine
    minimization
    state merging
    FSM transitions
    FSM input variables
    digital systems
    Opis:
    The paper presents a method for minimization of finite state machines (FSMs) with unspecified values of output variables. The proposed method is based on merging of two states. In addition to reduction of the FSM states, the method also allows reducing the number of FSM transitions and FSM input variables. This method enables reducing the number of internal states of the initial FSM by 1.22 times on the average, and by 2.75 times on occasion. An average reduction of the number of FSM transitions makes up 1.32 times, and on occasion may amount to 2.27 times. The comparison of the method with the program STAMINA shows that the offered method allows decreasing the number of FSM transitions by 1.55 times on the average, and by 3.92 times on occasion.
    Źródło:
    Measurement Automation Monitoring; 2016, 62, 5; 179-181
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Ocena wydajności procesorów wbudowanych w układy FPGA
    Evaluation of performance of processors embedded in FPGAs systems
    Autorzy:
    Sondej, T.
    Zagoździński, L.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/208418.pdf
    Data publikacji:
    2006
    Wydawca:
    Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
    Tematy:
    układy cyfrowe
    procesor sprzętowy
    procesor programowy
    benchmark
    system-on-chip
    FPGA
    digital systems
    hard-processor
    soft-processor
    Opis:
    W artykule przedstawiono ocenę wydajności sprzętowego (PowerPC) i programowego (MicroBlaze) procesora, wbudowanego w układ FPGA typu Virtex-4 firmy Xilinx. Uzyskane miary wydajności zestawiono z wynikami uzyskanymi dla procesorów autonomicznych typu ARM i DSP. Opisane szczegółowe porównanie procesorów wbudowanych w układ FPGA może pomóc projektantowi w wyborze sprzętowego lub programowego procesora dla różnych aplikacji oraz daje ogólną ich ocenę w porównaniu z procesorami autonomicznymi. Badania wydajności przeprowadzono na dwa sposoby: pierwszy dotyczył testów dla jednakowej częstotliwości pracy zegara (100 MHz) i różnych konfiguracji pamięci, natomiast drugi przeprowadzono dla częstotliwości maksymalnych.
    This paper describes a simple, yet effective and convenient method for evaluation of the computing performance of hard- and soft-processor (PowerPC and Micro-Blaze, respectively) embedded in Virtex-4 FPGA from Xilinx. Experimental results have been compared with standalone ARM and DSP microprocessors. Detailed comparison of the performance of both processors is presented to help designers to choose between the hard- and soft-processor in different applications. This comparison has been performed in twofold way: the PowerPC and Micro-Blaze cores have been tested at the same clock frequency (100 MHz) for some available configurations of the memory subsystem, and maximum performance factors of both cores have been measured using maximum clock speed.
    Źródło:
    Biuletyn Wojskowej Akademii Technicznej; 2006, 55, sp.; 27-42
    1234-5865
    Pojawia się w:
    Biuletyn Wojskowej Akademii Technicznej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Optymalizacja realizacji układowej hierarchicznych sieci Petriego
    The implementation optimization of the hierarchical Petri nets
    Autorzy:
    Stasiak, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/152872.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    projektowanie zintegrowane
    sieci Petriego
    model formalny
    systemy osadzone
    systemy cyfrowe
    mikrosystemy cyfrowe
    FPGA
    hardware-software codesign
    Petri nets
    formal model
    embedded systems
    digital systems
    digital microsystems
    PLD
    Opis:
    Projektowanie wysokiego poziomu systemów cyfrowych dotyczy szeregu aspektów związanych bezpośrednio z wybraną metodologią projektowania, modelem formalnym, algorytmami syntezy sprzętowej i programowej opisu behawioralnego. Rozważając sieci Petriego jako model formalny projektowanego systemu, szczególnie interpretowane hierarchiczne sieci Petriego, projektant ma do dyspozycji bogaty zbiór algorytmów analizy formalnej, metod syntezy programowej i sprzętowej. Jednak znane rozwiązania dotyczą przede wszystkim opisu zachowania funkcjonalnego sterowników logicznych, gdzie miejsce sieci reprezentuje logiczną operację przypisania poziomu '0' lub '1' do wyjścia układu (jeden bit lub wektor). Zauważalny jest jednak brak propozycji naukowych wspierających projektowanie systemu opisanego sieciami Petriego, gdzie w miejscu sieci realizowane są złożone instrukcje arytmetyczne lub logiczne. Przykładem sieci Petriego wspierającej w pełni projektowanie systemu sprzętowo-programowego jest siec PNHSDM (ang. Petri Net for Hardware So-ftware Digital Microsystem). Artykuł w sposób ogólny przedstawia model formalny sprzętowo-programowych sieci Petriego PNSHDM, skupiając się szczególnie na metodzie optymalizacji algorytmu syntezy sprzętowej sieci PNHSDM do reprogramowalnych układów FPGA. W pracy podjęto tematykę szeregowania zadań (ASAP, ALAP). Rozwiązano problem systemu przełączania sprzętowych modułów wykonawczych w kontekście planowanych do wykonania zadań. Wyznaczono wzór pozwalający na oszacowanie kosztów realizacji sprzętowej systemu przełączania, który zależny jest od liczby instancjacji i złożoności harmonogramowanej instrukcji.
    The high level designing concerns several aspects that are directly related to the designing methodology as well as formal model definition, hardware/software synthesis algorithms, etc. When a Petri nets are considered as a formal model of developing system, especially hierarchical interpreted Petri nets, then a designer has a lot of ready to use and very well documented algorithms dedicated for formal verification, hardware and software synthesis, transformations, etc. However, most of the know solutions for Petri nets concerns designing logic controllers, where a one net place implements simple assigning operation of logical state to the output. There is lack of solutions that use a Petri nets to formalize and describe really system, where a place implements complex algebraic or logic functions. A formal model based on Petri nets for hardware-software digital microsystems (PNHSDM) has been elaborated to eliminate this gap. This paper shortly describes PNHSDM model, but author have concentrate on optimization of hardware Petri nets synthesis algorithm that is responsible to translate functional description into VHDL-RTL language. This approach takes into consideration task scheduling (ASAP, ALAP), presents elaborated solution of switching system for PNHSDM Petri nets as well as provides static hardware cost estimations of the switching system.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 108-110
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metody walidacji i weryfikacji specyfikacji funkcjonalnej mikrosystemu cyfrowego
    Validation and verification methods of the digital microsystem functional specification
    Autorzy:
    Stasiak, A.
    Skowroński, Z.
    Powiązania:
    https://bibliotekanauki.pl/articles/152874.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    projektowanie zintegrowane
    sieci Petriego
    model formalny
    systemy osadzone
    systemy cyfrowe
    mikrosystemy cyfrowe
    FPGA
    hardware-software codesign
    Petri nets
    formal model
    embedded systems
    digital systems
    digital microsystems
    PLD
    Opis:
    Proces projektowy systemów cyfrowych, a w szczególności zintegrowanych sprzętowo-programowych mikrosystemów cyfrowych realizowanych z wykorzystaniem platformy SOPC, nie może być zakończony pomyślnie bez przeprowadzenia sprawdzenia i korekcji ewentualnych błędów projektowych. Do tego celu stosuje się metody walidacji zapisu specyfikacji funkcjonalnej zachowania systemu oraz metody weryfikacji funkcjonalnej projektowanego modelu. W artykule scharakteryzowano oraz omówiono opracowane na Uniwersytecie Zielonogórskim metody i oprogramowanie do walidacji i weryfikacji funkcjonalnej specyfikacji funkcjonalnej modelu opisanej sieciami Petriego.
    The design process of the today digital systems, especially integrated hardware-software digital microsystems for SOPC platform, can not be finalized successfully without the verification and debug process. To meet the product requirements, like: system functionality, system stability, time-to-market, project costs, etc; there has to be performed several validation and/or verification tasks to confirm the finale model behaviour with initial/input functional specification. This paper describes validation and verification methods as well as software/tools elaborated and developed at University of Zielona Góra, by the Computing and Engineering Department.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 111-113
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Laboratoryjny system cyfrowy programowany przez Ethernet oparty na magistrali SPI
    Digital laboratory system programmed over the Ethernet based on SPI bus
    Autorzy:
    Noga, Krystyna Maria
    Rabczuk, Dorota
    Powiązania:
    https://bibliotekanauki.pl/articles/267717.pdf
    Data publikacji:
    2019
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Tematy:
    układy cyfrowe
    magistrala SPI
    systemy wbudowane
    układy programowalne
    digital systems
    Serial Peripheral Interface
    SPI
    embedded devices
    remote control
    programmable devices
    Opis:
    W artykule zaprezentowano cyfrowy system laboratoryjny oparty na magistrali SPI z mikrokontrolerem w roli urządzenia Master oraz różnymi urządzeniami Slave podłączonymi do magistrali (cyfrowy termometr, potencjometr, pamięć EEPROM, układ programowalny CPLD). Założeniem projektu jest stworzenie bazy sprzętowo-programistycznej dla rozwojowego systemu zdalnie sterowanego oraz programowanego przez Ethernet. Użytkownik przez stronę internetową ma możliwość wysłania żądania tcp/http dla urządzeń na magistrali SPI, a w odpowiedzi http otrzymuje informacje o stanie urządzeń. System jest przystosowany do zdalnego ładowania nowych wersji programu do pamięci mikrokontrolera po Ethernecie.
    The article presents a laboratory system based on SPI bus with a microcontroller as the Master device and various Slave devices connected to the Master over the SPI bus. The variety of digital devices with SPI interface enables the growth of the project. In the exemplary system several digital devices were used: a thermometer, an EEPROM memory, a potentiometer and a PLD structure. The PLD structure is chosen as Slave device on the bus to take advantage of its typical functionality: ability to perform fast arithmetical calculations. In order to inform of an alarm state the CPLD structure must use an external interrupt line to the microcontroller because Slave device cannot start a communication session over SPI bus. The microcontroller is chosen as Master device because it possesses various external interfaces especially Ethernet interface. The aim of the project is creating a remotely controlled system programmed over the Ethernet which can expand through connecting additional devices on the SPI bus and writing libraries for them. The Ethernet interface is used to load the microcontroller program over the Ethernet which gives the student the ability to remotely load and test the microcontroller software.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2019, 65; 111-114
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Algorytmy i metody dwuprocesorowego sterowania precyzyjnym licznikiem czasu
    Algorithms and methods for dual processor control system with precision time counter
    Autorzy:
    Sondej, T.
    Gołaszewski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/209588.pdf
    Data publikacji:
    2008
    Wydawca:
    Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
    Tematy:
    układy cyfrowe
    system wieloprocesorowy
    układy SoC
    FPGA
    precyzyjny licznik czasu
    digital systems
    multiprocessor system
    system-on-chip
    precision time counter
    Opis:
    W artykule przedstawiono projekt oprogramowania systemu wieloprocesorowego, składającego się z dwóch procesorów programowych Nios II firmy Altera i precyzyjnego licznika czasu o rozdzielczości około 80 ps. Pierwszy procesor odpowiedzialny jest za komunikację systemu przez interfejs Ethernet z aplikacją uruchamianą na komputerze PC. Drugi procesor steruje licznikiem czasu oraz zajmuje się obliczeniami statystycznymi w czasie wykonywania próby pomiarowej. W artykule przedstawiono również opis projektu sprzętowego oraz problem komunikacji pomiędzy procesorami w systemie wieloprocesorowym.
    This paper presents issues of designing and implementing soft ware for multiprocessor systems. Practical example consists of two soft core processors Nios II from Altera. Developed system is designed for control and data processing of precision timer counter with 80-ps resolution. The first processor runs as a server, providing communication and supervision of the system via the Internet. The second processor controls timer counter and performs statistical computation. Shared memory from FPGA resources is used to interchange data between processors.
    Źródło:
    Biuletyn Wojskowej Akademii Technicznej; 2008, 57, 4; 309-326
    1234-5865
    Pojawia się w:
    Biuletyn Wojskowej Akademii Technicznej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-7 z 7

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies