Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "synteza" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-12 z 12
    Tytuł:
    Zastosowanie diagramów BDD w syntezie logicznej dla układów typu PAL
    Application of BDD in Logic Synthesis for PAL-based Devices
    Autorzy:
    Milik, A.
    Kania, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/155584.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    BDD
    PAL
    PLD
    synteza logiczna
    dekompozycja
    logic synthesis
    decomposition
    Opis:
    W artykule przedstawiono zastosowanie diagramów BDD w procesie syntezy dla układów typu PAL. Diagramy BDD wykorzystywane są w procesie dekompozycji funkcji w celu szybkiego wyszukania możliwych do implementacji w pojedynczej komórce PAL podukładów.
    The paper presents the BDD based method of function decomposition for PAL-based devices. A BDD diagram is successfully used for function mapping for LUT based FPGAs [3]. In opposite to LUT-based circuits PAL-based devices are limited in number of products while number of inputs to the block is large (Fig. 1). Before decomposition procedure can be applied, function variables are ordered. Decomposition procedure searches BDD tree for suitable decomposition starting from variables with the largest index (just above terminals 0 and 1). When satisfying function is found its subtree is substituted by node that belong to newly created variable (Fig. 3 a,b,c,d). Procedure is applied iteratively until root node is reached. Decomposition procedure efficiency is proofed with use of ISCAS LG89 benchmarks. Obtained implementation results are compared to classical approach in Tab. 1.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 118-120
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza logiczna układu realizującego zespół funkcji przełączających z użyciem bramek XOR w strukturach CPLD
    Logic Synthesis of a multi-output switching function for CPLDs based on utilization of XOR gates
    Autorzy:
    Kania, D.
    Grabiec, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/209465.pdf
    Data publikacji:
    2009
    Wydawca:
    Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
    Tematy:
    synteza logiczna
    dekompozycja
    odwzorowanie technologiczne
    logic synthesis
    decomposition
    technology mapping
    Opis:
    W artykule przedstawiono koncepcję syntezy logicznej przeznaczonej dla matrycowych struktur CPLD. Rdzeniem układów CPLD jest blok logiczny typu PAL zawierający element XOR. Celem pracy jest zaprezentowanie metody syntezy, która umożliwia realizację zespołu funkcji za pomocą bloków logicznych typu PAL zawierających określoną liczbę iloczynów i bramkę logiczną XOR.
    This paper presents logic synthesis for CPLD's. The core of CPLD's is a PAL-based structure with XOR gates. The aim of the work is to present the synthesis method enabling implementation of the multi-output Boolean function by the means of the PAL-based logic blocks containing a definite number of terms and XOR gates.
    Źródło:
    Biuletyn Wojskowej Akademii Technicznej; 2009, 58, 3; 379-387
    1234-5865
    Pojawia się w:
    Biuletyn Wojskowej Akademii Technicznej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza logiczna przeznaczona dla struktur CPLD z elementami XOR
    Logic synthesis dedicated for CPLDs with XOR gates
    Autorzy:
    Kania, D.
    Grabiec, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/155710.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    synteza logiczna
    dekompozycja
    odwzorowanie technologiczne
    logic synthesis
    decomposition
    technology mapping
    Opis:
    W artykule przedstawiono koncepcję syntezy logicznej dla matrycowych struktur CPLD. Zaproponowane rozwiązanie oparte jest na tzw. dekompozycji kolumnowej, natomiast jego ideą przewodnią jest wykorzystanie elementu XOR występującego w blokach logicznych typu PAL większości oferowanych struktur CPLD. Istotą zaproponowanego modelu dekompozycji jest problem poszukiwania dopełnień wzorców kolumn matrycy podziałów pozwalających wykorzystać elementy
    This paper presents conception of logical synthesis for CPLDs. Proposed solution bases on column decomposition. The main idea of presented logic synthesis is based on utilization of XOR gates in CPLDs. In proposed conception of logic synthesis we seek of the complement column patterns in partition matrix. This is main idea for utilization XOR gates in PAL-based logical blocks.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 54-56
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Dekompozycja zespołu funkcji wykorzystująca elementy XOR
    Decomposition of a multi-output function based on utilization of XOR gates
    Autorzy:
    Kania, D.
    Grabiec, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/156220.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    synteza logiczna
    dekompozycja
    odwzorowanie technologiczne
    logic synthesis
    decomposition
    technology mapping
    Opis:
    W artykule przedstawiono koncepcję syntezy logicznej dla matrycowych struktur CPLD. Rdzeniem układów CPLD jest blok logiczny typu PAL zawierający element XOR. Celem pracy jest zaprezentowanie metody syntezy, która umożliwia realizację zespołu funkcji za pomocą bloków logicznych typu PAL, zawierających określoną liczbę iloczynów i bramkę logiczną XOR.
    This paper presents logic synthesis for CPLD's. The core of CPLD's is a PAL-based structure with XOR gates. The aim of the work is to present the synthesis method, which enables implementation of the multi-output Boolean function by the means of the PAL-based logic blocks, containing a definite number of terms and XOR gates.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 502-504
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza logiczna dla struktur CPLD typu PAL wykorzystująca elementy XOR
    Logic synthesis on PAL-based CPLDs using XOR-gates
    Autorzy:
    Kania, D.
    Grabiec, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/209616.pdf
    Data publikacji:
    2007
    Wydawca:
    Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
    Tematy:
    synteza logiczna
    dekompozycja
    odwzorowanie technologiczne
    logic synthesis
    decomposition
    technology mapping
    Opis:
    W artykule przedstawiono koncepcję syntezy logicznej dla matrycowych struktur CPLD. Zaproponowane rozwiązanie oparte jest na tzw. dekompozycji kolumnowej, natomiast jego główną ideą jest wykorzystanie elementu XOR znajdującego się w blokach logicznych typu PAL większości oferowanych struktur CPLD. Istotą zaproponowanego modelu dekompozycji jest zagadnienie poszukiwania dopełnień wzorców kolumn matrycy podziałów pozwalających wykorzystać elementy XOR. W procesie poszukiwania dopełnień wzorców wykorzystano oryginalną metodę kolorowania wierzchołków grafu niezgodności i dopełnień kolumn.
    This paper presents a conception of logical synthesis for CPLDs. Proposed solution bases on bases on column decomposition. The main idea of the presented logic synthesis is bases on utilization of XOR gates in CPLDs. In the proposed conception of logic synthesis we seek the complement column patterns in a partition matrix. This is a main idea for utilization of PAL-based logical blocks.
    Źródło:
    Biuletyn Wojskowej Akademii Technicznej; 2007, 56, 3; 229-241
    1234-5865
    Pojawia się w:
    Biuletyn Wojskowej Akademii Technicznej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metoda syntezy logicznej ukierunkowana na wykorzystanie elementu XOR
    The XOR oriented logic synthesis
    Autorzy:
    Ławrocki, Ł.
    Czerwiński, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/153989.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy programowalne
    CPLD
    PAL
    XOR
    synteza logiczna
    dekompozycja
    logic synthesis
    decomposition
    Opis:
    W artykule przedstawiono nową metodę syntezy logicznej przeznaczonej dla matrycowych struktur programowalnych CPLD. Opisywana metoda wykorzystuje elementy znane z rozłącznej dekompozycji Curtisa, jednocześnie pozwalając ukierunkować syntezę logiczną na efektywne wykorzystanie elementu XOR. Wstępne wyniki eksperymentów potwierdzają skuteczność opracowanej metody syntezy logicznej.
    This paper presents XOR-based logic synthesis approach for CPLD devices. A novel decomposition-based logic synthesis is introduced in the paper. The method is based on the Curtis functional decomposition and is developed paying special attention to utilizing XOR gates. As opposed to the Curtis functional decomposition, the number of complements of column patterns in described method is known, and it isn't greater than four. This feature allows carrying out the process of decomposition using only n-1 column patterns, with n occurring in the logical function. Each pattern appears in a logical function, so it is linked to a number of vectors. The process of decomposition should be carried out in such a way, that pattern excluded from the analysis was related to the greatest possible number of vectors. This implies to obtain the best result of decomposition of logic functions. The way of encoding column patterns is also presented in the paper. The described method was compared with the method in the Quartus II. Primary experimental results, carried out using thirteen benchmarks, prove an effectiveness of the method. Ten percentage improvement in performance compared to bests Quartus II methods was achieved. However, the method has few weaknesses and should be treated as a work in progress.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 636-638
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Decomposition of multi-output functions oriented to configurability of logic blocks
    Autorzy:
    Kubica, M.
    Kania, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/201673.pdf
    Data publikacji:
    2017
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    BDD
    decomposition
    logic synthesis
    technology mapping
    rozkład
    Synteza logiczna
    Mapowanie technologii
    Opis:
    The main goal of the paper is to present a logic synthesis strategy dedicated to an LUT-based FPGA. New elements of the proposed synthesis strategy include: an original method of function decomposition, non-disjoint decomposition, and technology mapping dedicated to configurability of logic blocks. The aim of all of the proposed synthesis approaches is the sharing of appropriately configured logic blocks. Innovation of the methods is based on the way of searching decomposition, which relies on multiple cutting of an MTBDD diagram describing a multi-output function. The essence of the proposed algorithms rests on the method of unicoding dedicated to sharing resources, searching non-disjoint decomposition on the basis of the partition of root tables, and choosing the levels of diagram cutting that will guarantee the best mapping to complex logic blocks. The methods mentioned above were implemented in the MultiDec tool. The efficiency of the analyzed methods was experimentally confirmed by comparing the synthesis results with both academic and commercial tools.
    Źródło:
    Bulletin of the Polish Academy of Sciences. Technical Sciences; 2017, 65, 3; 317-331
    0239-7528
    Pojawia się w:
    Bulletin of the Polish Academy of Sciences. Technical Sciences
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Samorekonfigurowalny system cyfrowy
    Self Reconfigurable Digital System
    Autorzy:
    Milik, A.
    Mocha, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/156180.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    PLD
    FPGA
    dynamiczna rekonfiguracja
    układy kontekstowe
    synteza logiczna
    dynamic reconfiguration
    logic synthesis
    decomposition
    Opis:
    W artykule przedstawiono propozycję sprzętowej platformy samorekonfigurowalnej, implementowanej w układzie FPGA. Aby ułatwić zarządzanie konfiguracjami, został zaprojektowany niewielki rdzeń układu, pozwalający na szybką podmianę fragmentu konfiguracji układu. W celu ułatwienia procesu projektowania układów samorekonfigurowalnych, zaproponowano narzędzie przeznaczone do tworzenia projektu oraz generacji szkieletu modułów, jak i skryptów do przetwarzania wsadowego projektu.
    The paper propose the selfreconfigurable hardware platform implemented in an FPGA (Spar-tan II/ Spartan 3). The key factor of the design is hardware configuration manager. This is carefully designed small hardware core that manages system configuration. Based on request and configuration registration table it finds partial configuration bit stream start address in external memory and transfers it through SelectMAP interface. In the same it asserts internal BUSY signal until reconfiguration is completed and newly created circuit is properly initialized. There is also presented wizard for partial reconfiguration design flow. It allow to create design skeleton from signal definitions and their assignments between static and dynamic part of the design. Wizard automatically inserts configuration manager core. All those improvements allow to concentrate on implementing functionality instead of taking care of design processing details.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 483-485
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Rozproszony system sterowania o architekturze GALS projektowany z wykorzystaniem sieci Petriego
    Distributed control system with GALS architecture with use of Petri net
    Autorzy:
    Bukowiec, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/153437.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    dekompozycja
    FPGA
    sieć Petriego
    sterownik logiczny
    synteza logiczna
    decomposition
    Petri net
    logic controller
    logic synthesis
    Opis:
    W artykule omówiona została architektura rozproszonego systemu sterowania zbudowanego z konfigurowalnych struktur FPGA. System specyfikowany jest z wykorzystaniem sieci Petriego. Następnie poddawany jest dekompozycji na składowe automatowe z wykorzystaniem algorytmów kolorowania sieci Petriego. Każda składowa implementowana jest niezależnie w oddzielnym układzie FPGA. Aby umożliwić komunikację pomiędzy poszczególnymi składowymi zastosowano architekturę globalnie asynchroniczną lokalnie synchroniczną (GALS). Każda podsieć synchronizowana jest lokalnym sygnałem zegarowym. Komunikacja pomiędzy poszczególnymi podsieciami zrealizowana jest asynchronicznie z wykorzystaniem dodatkowych sygnałów.
    The paper presents a new architecture of the distributed specific control system built with FPGA devices. The control algorithm specification is made with use of the control interpreted Petri net. It allows specifying parallel processes in easy way. Next, such a Petri net is decomposed into a set of state-machine type subnets. For this purpose there are applied algorithms of coloring of Petri nets. In this case, each subnet represents one parallel process. Each subnet is independently implemented in different FPGA device. To ensure communication between all subnets, there is used globally asynchronous locally synchronous (GALS) architecture of the whole control system. Each subnet is synchronized by a local clock signal. The global communication between components is buffer-based via additional signals. These signals are generated in particular subnets and they are distributed to other ones. During the synthesis process places of each state-machine subnet are encoded by a minimal-length binary vector. This encoding allows a realization of a microoperation decoder with use of embedded memory blocks of the FPGA device. It leads to balanced usage of all kinds of logic resources of the FPGA device.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 6, 6; 502-505
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wykorzystanie dwupoziomowej optymalizacji do poprawy wyników syntezy z wykorzystaniem BDD
    Enhancing logic synthesis based on two-stage BDD decomposition by using two-level optimization
    Autorzy:
    Opara, A.
    Kania, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/155115.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    binarne diagramy decyzyjne (BDD)
    synteza logiczna
    CPLD
    decomposition
    technology mapping
    logic optimization
    binary decision diagrams (BDD)
    Opis:
    W artykule przedstawiona jest koncepcja syntezy ukierunkowanej na zrównoważoną optymalizację powierzchni i prędkości działania układu. Pierwszym etapem syntezy jest dekompozycja wierszowa wykorzystująca BDD, ukierunkowana na struktury PAL. Celem dekompozycji jest minimalizacja liczby bloków logicznych struktury programowalnej. Drugi etap syntezy jest ukierunkowany na optymalizację szybkości działania układu. Istotą dwupoziomowej optymalizacji jest odpowiednie wykorzystanie trójstanowych buforów wyjściowych. Uzyskane rezultaty eksperymentów dowodzą szczególnej efektywności proponowanych rozwiązań dla struktur CPLD zbudowanych z bloków typu PAL o niewielkiej liczbie iloczynów.
    This paper presents a concept of the original method of two-stage BDD-based decomposition combined with two-level PAL-oriented optimization. The aim of the proposed approach is oriented on the balanced (speed/area) optimization. The first step of the method is original PAL-oriented decomposition. The presented non-standard decomposition provides minimization of the implemented circuit area and reduction of necessary logic blocks in the programmable structure. This decomposition consists in sequential search for an input partition providing feasibility of implementation of the free block in one PAL-based logic block, containing a predefined number of product terms. In the presented algorithms the Reduced Ordered Binary Diagrams were used as an efficient representation of logic functions. The partitioning of the variables in a partition matrix is equivalent to the cut in the ROBDD diagram representing the logic function. To efficiently approximate the number of product terms in a sum of product form, the concept of path counting was developed. The second step of the proposed logic synthesis is oriented to the speed optimization. The original two-level optimization is based on utilizing tri-state buffers. The results of experiments prove that the presented approach is especially effective for CPLD structures which consist of PAL-based logic blocks containing a low number of product terms
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 864-867
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza wielowyjściowych układów logicznych prowadząca do wykorzystania wspólnych bloków logicznych
    Multi-output logic devices synthesis utilizing common logic blocks
    Autorzy:
    Opara, A.
    Kania, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/155719.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    dekompozycja
    wielokorzeniowe binarne diagramy decyzyjne (BDD)
    synteza programowalnych układów logicznych
    decomposition
    shared binary decision diagrams (SBDD)
    programmable logic devices synthesis
    Opis:
    W artykule przedstawiona jest koncepcja wykorzystania wielokorzeniowych binarnych diagramów decyzyjnych (SBDD) oraz diagramów o wielu liściach (MTBDD) podczas dekompozycji funkcji logicznych. Funkcje te są poddawane dekompozycji, by można je było zaimplementować w typowych strukturach FPGA. W prezentowanym rozwiązaniu operowanie na wielu funkcjach pozwala na współdzielenie bloków związanych w dekompozycji Ashenhursta, a tym samym wymaga mniejszej ilości zasobów struktury programowalnej. Powyższa koncepcja została przedstawiona na przykładzie dekompozycji układu rd84.pla.
    This paper presents concept of using multi-root (shared) and multi-terminal binary decision diagrams (SBDD and MTBDD) to represent a set of boolean functions. These functions are decomposed to implement them in typical FPGA devices. Most of algorithms based on BDD operates on single function, so many common relations can not be extracted. In presented approach operating on many functions gains better utilization of programmable device's resources. As an example it is shown decomposition of rd84.pla circuit. With best author's knowledge there's no better results for this circuit published in literature.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 39-41
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Realizacja dekodera adresów z zastosowaniem w pełni określonych funkcji boolowskich
    Address Generator Realization Using Completely-Specified Boolean Functions
    Autorzy:
    Majchrzyk, M.
    Borowik, G.
    Darakchiev, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/156202.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    synteza logiczna
    generator adresu
    układy sekwencyjne
    dekompozycja
    FPGA
    pamięci wbudowane
    komórka logiczna
    logic synthesis
    Address Generator
    finite state machine
    decomposition
    embedded memories
    logic cell
    Opis:
    Prezentujemy efektywną metodę syntezy w pełni określonych funkcji boolowskich charakteryzujących się dużą dysproporcją występującą na wyjściu. Opisywane funkcje zawierają jedynie mały podzbiór słów dla których wartość jest równa 1. Opracowano specjalny algorytm selekcji takich wektorów. Badania zostały wykonane na układach programowalnych FPGA Stratix firmy Altera. W porównaniu do klasycznych metod syntezy osiągnęliśmy, przy porównywalnym użyciu wbudowanych bloków pamięciowych EMB, redukcję zasobów logicznych LUT - średnio do 95%.
    We are proposing a cost-efficient realization scheme for completely-specified logic functions characterized by a huge disproportion. The functions described contain millions of input words but only few of them can give us information. An appropriate method of logic synthesis for identifying mentioned vectors (registered vectors) has been developed. In this method logic functions are implemented using both embedded memory blocks and LUT-based programmable logic blocks available in today's FPGAs. In comparison with the classical logic synthesis methods we have obtained extremely encouraging results: with a comparable number of EMBs, the number of logic cells has been reduced by 95%. The investigation has been implemented using Altera's Stratix devices.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 505-507
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-12 z 12

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies