Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "machine (automat)" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-8 z 8
    Tytuł:
    A hierarchy of finite state machines as a scenario player in interactive training of pilots in flight simulators
    Autorzy:
    Bach, Małgorzata
    Werner, Aleksandra
    Mrozik, Magda
    Cyran, Krzysztof A.
    Powiązania:
    https://bibliotekanauki.pl/articles/2055173.pdf
    Data publikacji:
    2021
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    Bayesian inference
    deterministic Moore machine
    flight simulator
    finite state machine
    scenario player
    wnioskowanie Bayesa
    automat Moore'a
    symulator lotu
    automat skończony
    Opis:
    The paper presents the concept of a control unit, i.e., a scenario player, for interactive training pilots in flight simulators. This scenario player is modelled as a hierarchy of finite state machines. Such an approach makes it possible to separate the details of an augmented reality display device which is used in training, from the core module of the system, responsible for contextual organization of the content. Therefore, the first contribution of this paper is the mathematical model of the scenario player as a universal formulation of the self-trained control unit for interactive learning systems, which is applicable in a variety of situations not limited solely to flight simulator related procedures. The second contribution is an experimental verification achieved by extensive simulations of the model, which proves that the proposed approach is capable to properly self-organize details of the context information by tracing preferences of the end users. For that latter purpose, the original algorithm is derived from statistical analysis, including Bayesian inference. The whole approach is illustrated by a real application of training the preflight procedure for the captain of the Boeing 737 aircraft in a flight simulator.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2021, 31, 4; 713--727
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wykorzystanie własności układu sterującego w układach CPLD
    Use of control unit properties in CPLD systems
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/155101.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat Moore'a
    mikroprogramowalny układ sterujący
    CPLD
    Moore finite-state-machine
    programmable logic device
    Opis:
    W artykule przedstawiono metodę syntezy mikroprogramowalnego układu sterującego z użyciem wbudowanych bloków pamięci, która jest ukierunkowana na zmniejszenie rozmiaru układu sterującego poprzez zastosowanie transformacji kodów klas pseudorównoważnych w pamięci. Podejście takie pozwala uzyskać uproszczoną formę funkcji przejścia części adresowej układu, dzięki któremu możliwa jest redukcja zasobów sprzętowych potrzebnych do implementacji jednostki sterującej w układach programowalnych typu CPLD bez zmniejszenia wydajności systemu cyfrowego.
    A method for decreasing the number of programmable array logic (PAL) macrocells in a logic circuit of the Moore finite-state-machine (FSM) is proposed. Programmable logic devices are nowadays widely used for implementation of control units (CU). The problem of CU optimization is still actual in computer science and its solution enables reduce the cost of the system. This method is based on use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimizing the hardware without decreasing the digital system performance. An example of application of the proposed method is given. A control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of the FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It allows using different sources for representation of a current state code.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 854-857
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Decrease of the number of PAL macrocells for Moore FSM
    Zmniejszenie zużycia makrokomórek PAL w automatach Moorea
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/154321.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat Moore'a
    PAL makrokomórka
    CPLD
    wbudowany blok pamięci
    algorytmiczna maszyna stanów
    Moore finite-state-machine
    PAL macrocells
    embedded memory blocks
    algorithmic state machine
    Opis:
    Method of decrease in the number of PAL macrocells in logic circuit of Moore FSM is proposed. This method is based on the implementation of free outputs of embedded memory blocks to represent the code of the class of the pseudoequivalent states. The proposed approach allows minimizing hardware without decreasing of the digital system performance. An example of application of the proposed method is given.
    Wzrost zużycia zasobów sprzętowych jest jednym z aktualnych problemów w logicznych układach jednostki sterującej. Specyficzną cechą układu PAL jest duża ilość wejść makrokomórek i ilość termów na makrokomórkę. Cechą automatów Moore'a jest istnienie pseudorównoważnych stanów i regularny charakter mikrooperacji, które daje się implementować z użyciem EMB (ang. Embedded Memory Blocks). W tym artykule proponowana jest metoda pozwalająca zmniejszyć wykorzystanie zużycia sprzętowego bez zmniejszania wydajności systemów cyfrowych, przy użyciu wyżej wspomnianych cech.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 476-478
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Minimization of Moore FSM on CPLD using PAL technology
    Minimalizacja automatów Moorea przy użyciu technologii typu PAL
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/154023.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat Moore'a
    makrokomórka PAL
    CPLD
    wbudowany blok pamięci
    GSA
    Moore finite-state-machine
    PAL macrocells
    embedded memory blocks
    Opis:
    Method of decreasing of the number of PAL macrocells in logic circuit in Moore FSM is proposed. This method is based on the use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimizing the hardware without decreasing of the digital system performance. An example of application of the proposed method is given.
    Wzrost zużycia zasobów sprzętowych jest jednym z aktualnych problemów w logicznych układach jednostki sterującej. Specyficzną cechą układu PAL jest duża ilość wejść makrokomórek i ilość termów na makrokomórkę. Cechą automatów Moore'a jest istnienie pseudorównoważnych stanów i regularny charakter mikrooperacji, które daje się implementować z użyciem EMB (ang. Embedded Memory Blocks). W artykule proponowana jest metoda pozwalająca zmniejszyć wykorzystanie zużycia sprzętowego bez zmniejszania wydajności systemów cyfrowych, przy użyciu wyżej wspomnianych cech. Podany również jest przykład aplikacji zaproponowanego rozwiązania.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 675-677
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Optimization of Moore FSM with refined state encoding
    Optymalizacja zasobów sprzętowych w układach cyfrowych przy użyciu automatów Moorea
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/156272.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat Moore'a
    PAL makrokomórka
    CPLD
    schemat blokowy algorytmu
    Moore finite-state-machine
    PAL macrocells
    flow-chart of algorithm
    Opis:
    Method of decrease in the number of PAL macrocells in logic circuit of Moore FSM is proposed. The method is based on simultaneous application of refined state assignment and transformation of the codes of pseudoequivalent states into codes of their classes. The proposed approach permits to decrease the hardware amount without decrease of digital system performance. The results of experiments are shown.
    W pracy przedstawiona została metoda zmniejszania ilości makrokomórek w układach typu PAL przy pomocy automatów Moore'a FSM. Metoda ta bazuje na wykorzystaniu wyznaczonych stanów i przekształceniu kodu klasy pseudorównoważnych stanów w odpowiedni kod danej klasy. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Podany również jest przykład aplikacji zaproponowanego rozwiązania.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 553-555
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zmniejszenie zużycia makrokomórek PAL w realizacjach układowych automatów Moorea
    Hardware reduction for Moore FSM implemented with CPLD
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/152945.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat Moore'a
    jednostka sterująca
    układ cyfrowy
    układy programowalne
    Moore finite-state-machine
    control unit
    logic circuit
    programmable logic device
    Opis:
    W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji automatów Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć liczbę wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiony zostanie również przykład zaproponowanego rozwiązania oraz wyniki eksperymentu.
    The method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on the use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimizing the hardware without decreasing of the digital system performance. An example of application of the proposed method is given. Control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 11, 11; 1375-1377
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zmniejszenie zasobów sprzętowych w układach CPLD przy użyciu automatów Moorea
    Hardware reduction for Moore FSM implemented with CPLD
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/154725.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat Moore'a
    jednostka sterująca
    układ cyfrowy
    układy programowalne
    Moore finite-state-machine
    control unit
    logic circuit
    programmable logic device
    Opis:
    W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji skończonych automatów stanów z wyjściami typu Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiona zostanie również analiza zaproponowanego rozwiązania oraz wyniki eksperymentu.
    A method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimising the hardware without decreasing the digital system performance. An example of application of the proposed method is given. The control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 714-717
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Reduction in the number of PAL macrocells in the ciruit of a Moore FSM
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/929833.pdf
    Data publikacji:
    2007
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    Moore finite-state machine
    complex programmable logic devices
    design
    logic circuit
    pseudoequivalent states
    automat Moore'a
    złożone programowalne układy logiczne
    układ logiczny
    stan pseudorównoważny
    Opis:
    Optimization methods of logic circuits for Moore finite-state machines are proposed. These methods are based on the existence of pseudoequivalent states of a Moore finite-state machine, a wide fan-in of PAL macrocells and free resources of embedded memory blocks. The methods are oriented to hypothetical VLSI microcircuits based on the CPLD technology and containing PAL macrocells and embedded memory blocks. The conditions of effective application of each proposed method are shown. An algorithm to choose the best model of a finite-state machine for given conditions is proposed. Examples of proposed methods application are given. The effectiveness of the proposed methods is also investigated.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2007, 17, 4; 565-575
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-8 z 8

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies