Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Przetwornik analogowo-cyfrowy" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-2 z 2
    Tytuł:
    Analiza logarytmicznego analogowo-cyfrowego przetwornika z sukcesywną aproksymacją z uwzględnieniem pasożytniczych pojemności
    Analysis of logarithmic analog-to-digital converter with successive approximation taking into account parasitic capacitances
    Autorzy:
    Szcześniak, A.
    Myczuda, Z.
    Powiązania:
    https://bibliotekanauki.pl/articles/408621.pdf
    Data publikacji:
    2017
    Wydawca:
    Politechnika Lubelska. Wydawnictwo Politechniki Lubelskiej
    Tematy:
    przetwornik analogowo-cyfrowy
    logarytm
    aproksymacja
    podział
    ładunek
    dokładność
    analog-to-digital converter
    logarithm
    approximation
    division
    charge
    accuracy
    Opis:
    W artykule przedstawiono analizę logarytmicznego analogowo-cyfrowego przetwornika (LPAC) z sukcesywną aproksymacją z uwzględnieniem pasożytniczych pojemności przetwornika. Dla założonych parametrów struktury przetwornika przeprowadzono analizę matematyczną przy wybranych pojemnościach kondensatorów akumulujących. Określono kryterium, jakie powinno się stosować przy doborze pojemności kondensatorów akumulujących.
    This article is a presentation of analysis of logarithmic analog-to-digital converter (LADC) with successive approximation taking into account parasitic capacitances of the converter. For the assumed parameters of converter structure, mathematical analysis with chosen capacitances of accumulative capacitors has been conducted. A criterion for choosing capacitances of accumulative capacitors has been determined.
    Źródło:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska; 2017, 7, 2; 110-114
    2083-0157
    2391-6761
    Pojawia się w:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Projekt kompensacyjnego przetwornika analogowo-cyfrowego dla potrzeb wielokanałowych układów w technologii submikronowej
    Project of successive approximation analog-to-digital converter for multichannel circuits in submicron technology
    Autorzy:
    Otfinowski, P.
    Zaziąbł, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/158172.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    przetwornik analogowo-cyfrowy z równoważeniem ładunku
    klucze CMOS
    analog-to-digital converter
    charge redistribution
    successive approximation
    CMOS switch
    Opis:
    W pracy zaprezentowano projekt scalonego przetwornika analogowo-cyfrowego wykonany w technologii UMC CMOS 180nm. Przedstawiono rozwiązanie pozwalające na znaczące zmniejszenie powierzchni zajmowanej przez układ poprzez dodanie pomocniczego przetwornika C/A. Zostało przybliżone także zagadnienie odpowiedniego doboru kluczy w układach z przełączanymi pojemnościami. Ostatecznie zaprezentowany układ cechuje się szybkością konwersji wynoszącą 3 MS/s przy poborze mocy 225 žW oraz bardzo niską nieliniowością.
    The dynamic progress in the domain of applications involving X rays demands more sophisticated circuits for acquisition and processing of signals from the silicon detectors. This paper presents a design of an integrated analog-to-digital converter dedicated to multichannel silicon detector readout circuits. The successive approximation with charge redistribution architecture was proposed. In order to reduce the total chip area, the DAC was split into two blocks. The capacitor array used as a primary DAC and also as a sampling circuit. As a secondary DAC, the resistive voltage divider was introduced. This solution allowed reducing the total DAC area by the factor of 6, maintaining the same output voltage accuracy. The CMOS switches are described in detail, as they play important role in the switch capacitor circuits, affecting both the speed and accuracy of the primary capacitive DAC. A synchronous regenerative latch is used as a comparator. The ADC is implemented in UMC CMOS 180nm technology. The designed ADC is able to achieve conversion rates of 3 MS/s at 225 žW. The final simulation results show also low nonlinearity of the presented circuit.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 10, 10; 1209-1212
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-2 z 2

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies