Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "core network" wg kryterium: Temat


Wyświetlanie 1-4 z 4
Tytuł:
NoC-based Realization of Multi-core Speech Encoders
Wielordzeniowa realizacja koderów mowy wykorzystująca sieć NoC
Autorzy:
Zbylut, J.
Mąka, T.
Dziurzański, P.
Powiązania:
https://bibliotekanauki.pl/articles/154050.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sieci wewnątrzukładowe
odwzorowanie rdzeni
koder mowy
Network on Chip (NoC)
core mapping
speech encoder
Opis:
In this paper, we demonstrate a technique for mapping a multimedia streaming application into a mesh NoC using an example of speech encoder named SPEEX. To decrease the size of the target mesh, we use an algorithm for merging functional blocks using various metrics, such as core code size or execution time. We propose and test three algorithms for core mapping. According to the presented experimental results, the process of assigning the functional block into the NoC mesh is strongly influenced by the selected strategy.
W artykule zaprezentowano technikę odwzorowywania bloków realizujących algorytmy strumieniowe na strukturę mesh sieci NoC z wykorzystaniem przykładu - kodera mowy SPEEX. Aby zmniejszyć rozmiar docelowej sieci NoC, wykorzystano algorytm łączenie funkcjonalnych bloków wykorzystujących wybrane miary, takie jak rozmiar kodu lub czas wykonania. Dla optymalizacji sieci pod względem obciążeń czasowych oraz liczby instrukcji zawartych w poszczególnych blokach IP rozpatrywana jest sieci NoC o rozmiarach 6x6. Rozmiar omawianej struktury wynika z zestawienia kodera Speex o 4 różnych przepływnościach. Zaproponowano i przetestowano trzy algorytmy odwzorowujące rdzenie. Zaprezentowane algorytmy generują lokalnie najlepsze rozwiązania, dzięki wprowadzeniu funkcji heurystyki. Z punktu widzenia czasu realizacji zadań przez niezależne rdzenie, najmniejszy całkowity transfer uzyskano przy użyciu algorytmu drugiego. Z wykorzystaniem dodatkowego algorytmu balansującego uzyskano zmniejszenie standardowego odchylenia transferów na poziomie 20%. Otrzymane podczas badań wyniki dowodzą, że proces ustalenia odwzorowania bloków IP podczas projektowania sieci NoC jest niezwykle istotny. Efektywność i wydajność otrzymanego układu SoC może w dużej mierze zależeć od obranej strategii przydziału elementów funkcyjnych algorytmu DSP.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 687-689
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Multi-core Audio Decoding System Based on Networks on Chip Architecture
Wielordzeniowe dekodowanie strumieni dźwiękowych opartych o architekturę sieci wewnątrzukładowych
Autorzy:
Dziurzański, P.
Mąka, T.
Powiązania:
https://bibliotekanauki.pl/articles/156176.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sieci wewnątrzukładowe
wielościeżkowe algorytmy routingu
techniki odwzorowywania rdzeni
Network on Chip (NoC)
multi-path routing algorithms
core mapping techniques
Opis:
A heuristic core mapping dedicated to multi-path routing algorithm for mesh Network on Chip dedicated to popular stream-based audio decoder algorithms is proposed. The processing units performing stages of a number of decoders are mapped into 2D mesh nodes in order to balance and minimize the bandwidths of the structure links. The experimental results confirming the benefits of the proposed approach are provided.
W artykule przedstawiono heurystyczny algorytm odwzorowywania aplikacji zdominowanych przez dane do struktury dwuwymiarowej sieci wewnątrzukładowej. Jednostki przetwarzające są odwzorowywane do sieci NoC w sposób zmniejszający i wyrównujący przepustowości magistral wewnątrzukładowych. Do wyznaczania tras użyto wielościeżkowego algorytmu routingu.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 475-476
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Binary-Tree-based Architecture of Network on Chip
Wielordzeniowa realizacja koderów mowy wykorzystująca sieć NoC
Autorzy:
Dziurzański, P.
Mąka, T.
Powiązania:
https://bibliotekanauki.pl/articles/154797.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sieci wewnątrzukładowe
architektura wykorzystująca drzewo binarne
techniki odwzorowywania rdzeni
Network on Chip (NoC)
binary-tree-based architecture
core mapping techniques
Opis:
We analyzed a binary-tree based Network on Chip (NoC) architecture application for data transfer in real-time regime. In typical multimedia algorithms their links are not balanced using typical architectures, so we propose a simple algorithm for IP core mapping that significantly improves the link usage balance. The described experimental results show that the proposed architecture is characterized with lower target chip area and the yielded transfers are comparable with mesh architecture.
W artykule została przeanalizowana możliwość zastosowania sieci wewnątrzukładowych (ang. Network on Chip, NoC) o architekturze drzewa binarnego do transmisji danych w czasie rzeczywistym dla algorytmów zdominowanych przez dane. Ponieważ w typowych algorytmach multimedialnych połączenia tradycyjnych NoC nie są wykorzystywane w sposób równomierny, wybór odpowiedniej architektury jest krytyczny dla efektywności transmisji danych i w rezultacie dla czasu realizacji obliczeń. W artykule zaproponowano prosty algorytm mapowania bloków IP, który w znacznym stopniu poprawia równomierność wykorzystania połączeń między rdzeniami. Zaprezentowane wyniki badań eksperymentalnych pokazują, że dla zaproponowanej architektury rozmiar docelowego układu będzie mniejszy, a transfery porównywalne z najpopularniejszą obecnie architekturą typu siatki. Uzyskane rezultaty mogą posłużyć do budowy adaptacyjnego algorytmu mapowania algorytmów do struktur sprzętowych z uwzględnieniem szeregu specyficznych ograniczeń algorytmów operujących na danych przesyłanych w czasie rzeczywistym.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 787-789
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Resource Utilization Estimation and Core Placement in an NoC-based MPSoC realizing a data-dominated algorithm
Szacowanie wykorzystania zasobów i rozmieszczenia rdzeni przy realizacji algorytmów zdominowanych danymi w MPSoC opartych na NoC
Autorzy:
Dondziak, P.
Dziurzański, P.
Powiązania:
https://bibliotekanauki.pl/articles/154795.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
szacowanie zasobów
odwzorowanie rdzeni
diagram przepływu danych i kontroli
problem pokrycia paska
sieci wewnątrzukładowe
resource estimation
core mapping
Control Data Flow Graph
Rectangular Strip Packing Problem
Network on Chip (NoC)
Opis:
In this paper we propose a technique for estimating the number of NoC-based MPSoCs resources (measured in FPGA LUTs) needed for realizing an arbitrary data-dominated algorithm given in the SystemC language. This technique utilizes Control Data Flow Graphs describing the functionality of the code. In order to map the cores into the target chip we use the Bottom-Left-Decreasing algorithm for solving the 2D Rectangular Strip Packing problem. We illustrate the proposed technique with a lossless audio FLAC codec.
W artykule zaproponowano technikę szacowania zasobów potrzebnych do realizacji wielordzeniowych układów MPSoC opartych na sieciach wewnątrzukładowych NoC (ang. Networks on Chip) realizujących dowolny algorytm zdominowany danymi. Algorytm ten jest wyrażony za pomocą kodu w języku opisu systemu SystemC. Jako miarę powierzchni przyjęto liczbę tablic look-up-table (LUT) układów typu FPGA, do których wejściowe algorytmy zostają odwzorowywane. Proponowana technika wykorzystuje diagram przepływu danych i kontroli (ang. Control Data Flow Graph, CDFG), opisujący funkcjonalność kodu. Następnie dla węzłów tego diagramu dokonuje się prostej estymacji wymaganych zasobów w zależności od typu danego węzła i rozmiaru danych, na których węzeł przeprowadza obliczenia. Proponowana technika została zilustrowana przykładem bezstratnego kodeka FLAC. Zaprezentowane wyniki badań eksperymentalnych pokazują dokładność od 99.3% do 57%, co jest zbliżone do wyników innych zespołów badawczych, np. [2, 4]. W celu odwzorowania rdzeni do docelowego układu użyto zachłannego algorytmu Bottom-Left-Decreasing do rozwiązania dwuwymiarowego problemu pokrycia paska. Badania przeprowadzono dla różnych ograniczeń maksymalnej wysokości paska; w artykule przedstawiono wizualizacje najlepszego i najgorszego przypadku.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 784-786
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-4 z 4

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies