Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "parasitic capacitance" wg kryterium: Temat


Wyświetlanie 1-1 z 1
Tytuł:
Capacitance/Resistance Modeling and Analog Performance Evaluation of 3-D SOI FinFET Structure for Circuit Perspective Applications
Autorzy:
Jain, Neeraj
Raj, Balwinder
Powiązania:
https://bibliotekanauki.pl/articles/1159723.pdf
Data publikacji:
2018
Wydawca:
Przedsiębiorstwo Wydawnictw Naukowych Darwin / Scientific Publishing House DARWIN
Tematy:
CMOS
Integrated Circuits
Parasitic Capacitance
Parasitic Resistance
SOI FinFET
Opis:
This paper explores the capacitance and resistance modeling of 3-D (dimensional) SOI FinFET structure and circuit implementation approach is done for the utility of SOI FinFET structure. The scaling of the FinFET structure is continuously ongoing and increased parasitic and resistance affects the circuit level performance of SOI FinFET in ICs (Integrated Circuits) below 20 nm technology node. A geometrical-based analysis is done to get the optimized parasitic capacitance and resistance model and validity of the model is verified by three-dimensional (3-D) field solver Synopsys Raphael software. For utility of the developed model, some circuit implementation is done in h-spice simulation environment.
Źródło:
World Scientific News; 2018, 113; 194-209
2392-2192
Pojawia się w:
World Scientific News
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-1 z 1

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies