Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "decimation" wg kryterium: Temat


Wyświetlanie 1-3 z 3
Tytuł:
System wbudowany oparty na procesorze ARM oraz układzie FPGA
Embedded system based on ARM processor and FPGA
Autorzy:
Wielgosz, M.
Jamro, E.
Cioch, W.
Bieniasz, S.
Powiązania:
https://bibliotekanauki.pl/articles/155111.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
ARM
systemy wbudowane
Liniowa Decymacja
embedded systems
linear decimation
Opis:
W niniejszym artykule przedstawiono system przeznaczony do analizy i przetwarzania sygnałów wibroakustycznych oparty na procesorze z jądrem ARM oraz układzie FPGA. Jednym z kilku zaimplementowanych algorytmów w ramach prezentowanego systemu jest Procedura Liniowej Decymacij, szeroko stosowana do diagnozowania maszyn wirnikowych synchronizowanych cyklem roboczym. Szybkość wstępnego przetwarzania sygnałów przy pomocy układów FPGA jest dużo większa niż w przypadku procesorów DSP, dzięki czemu stworzony system umożliwia analizę sygnałów diagnostyczny w czasie rzeczywistym.
The paper presents an embedded system for monitoring and analysis of vibroacustic signals. The system is based on an ARM processor and FPGA, which provides both flexibility and real-time processing capabilities. The Linear Decimation Procedure was implemented as one of the vital algorithms for rotary machinery analysis along with a whole set of other calculation procedures widely employed in vibroacustic. Exp() function was used to benchmark the DEVKIT8000 and PANDA platforms against the desktop processor Core i7 3,4 GHz. The presented system is also capable of working in a real-time mode due to its high processing data rate resulting from the adopted architecture and employed high-performance components. A number of the original algorithms were implemented in the FPGA which could be used for non-stationary signals analysis. Furthermore, numerical procedures which do not fit into the FPGA due to the high resources occupation were employed on the ARM processor. It is worth mentioning that the whole system is run under the Ubuntu system which provides a huge flexibility in a number of software packets available as well as stability of the system as such. Some additional widely available environments (e.g. Octave) were installed on the platform facilitating data analysis and processing. It should be noted that the software of the system can be easily modified or replaced apart of the hardware which allows for a fast upgrade. Some other Linux or Windows distributions are also considered for installation in the future.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 877-879
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Moduł wydajnego przetwarzania sygnałów dedykowany dla systemu wbudowanego opartego na układzie FPGA
Dedicated module for digital signal processing and FPGA-based embedded system
Autorzy:
Jamro, E.
Wielgosz, M.
Cioch, W.
Bieniasz, S.
Powiązania:
https://bibliotekanauki.pl/articles/156517.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
systemy wbudowane
Procedura Liniowej Decymacji (PLD)
embedded systems
Procedure of Linear Decimation (PLD)
Opis:
W niniejszym artykule opisano dedykowany moduł akceleracji obliczeń filtracji FIR (filtrów o skończonej odpowiedzi impulsowej) o nazwie xsp_calc. Moduł ten jest kompatybilny ze środowiskiem EDK (Embedded Development Kit) firmy Xilinx oraz magistralą PLB (Processor Local Bus). Na magistrali PLB niniejszy moduł jest urządzeniem typu master, oraz może wykonywać 8 operacji MACs (dodaj i akumuluj) na takt zegara. Dodatkowo moduł ten może obliczać wartość maksymalną, minimalną, średnią oraz skuteczną sygnału.
In this paper a dedicated module compatible with PLB (Processor Local Bus) and EDK (Embeddded Development Kit) provided by Xilinx is described. This module accelerates FIR (Finite Impulse Response) operations as well as average value and RMS (Root Mean Square) calculations. This module was employed in Programmable Unit for Diagnostics (PUD) [4, 5] and for Procedure of Linear Decimation (PLD) [6, 7]. For PLD the decimation ratio depends on the rotary machinery angular speed, and thus number of FIR filter nodes changes from 20 to 2000. Consequently, no standard FIR filter architecture for FPGA can be efficiently employed. Furthermore, the dedicated module presented in Fig. 2 was designed. This module is a master on PLB bus therefore it can perform input/output data transfer independently of the processor MicroBlaze. The processor just initialize calculation process by writing proper data to the selected control registers. This module can perform up to 8 MACs (Multiply and Acumulate) operations per clock cycle, sufficiently for the presented system and comparable with the computation power of a DSP (Digital Signal Processor). The implementation results presented in Tab. 1 illustrate that the presented module requires roughly twice the resources of the MicroBlaze and can speed up FIR calculation process roughly 20 times in comparison to the MicroBlaze.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 629-631
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Polyphase Comb Filter Based on Dispatching Input Bit-stream and Interlaying Multiplexer Techniques for Sigma-Delta ADCs
Autorzy:
Abdollahvand, S.
Goes, J.
Paulino, N.
Gomes, L.
Powiązania:
https://bibliotekanauki.pl/articles/397961.pdf
Data publikacji:
2012
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
filtr decymacyjny
filtr wielofazowy
modulator sigma-delta
field-programmable gate array
FPGA
decimation filter
Polyphase Comb filter
sigma-delta modulators
field programmable gate array (FPGA)
Opis:
This paper describes a new design approach for implementing a Polyphase Comb Filter (PCF) based on dispatching input bit-stream and interlaying multiplexer techniques. In order to make our solution more energy efficient in comparison with prior art, we start with a detailed analysis of the drawbacks and advantages of the existing classical techniques. A new structure based on a novel SINC3 design is proposed. This new design uses a controller unit to activate one sub-filter in each specific time interval. As a consequence, no input registers and switches are required. Since this decimation filter is working with a single-bit output bit-stream, the required multiplication function can be simply done by using interlaying multiplexers (MUXs). By interlaying different levels of MUXs along with the navigation of the input bit stream we can easily emulate the multiplication operation. The implementation in a Xilinx Spartan3 FPGA demonstrates the feasibility and hardware efficiency of our solution . The proposed new filter architecture can be readily applicable to any Sigma-Delta (ΣΔ) ADC with a single-bit output stream and it requires a reduced number of adders and registers when compared with the state-of-the-art approaches.
Źródło:
International Journal of Microelectronics and Computer Science; 2012, 3, 4; 152-158
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-3 z 3

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies