Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "arithmetic" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-8 z 8
    Tytuł:
    Modified Distributed Arithmetic Concept for Implementations Targeted at Heterogeneous FPGAs
    Autorzy:
    Rawski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/226835.pdf
    Data publikacji:
    2010
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    distributed arithmetic
    FPGA
    heterogeneous programmable structures
    Opis:
    Distributed Arithmetic (DA) plays an important role in designing digital signal processing modules for FPGA architectures. It allows replacing multiply-and-accumulate (MAC) operations with combinational blocks. The quality of implementations based on DA strongly depends on efficiency of methods that map combinational DA block into FPGA resources. Since modern FPGAs have heterogeneous structure, there is a need for quality algorithms to target these structures and the need for flexible architecture exploration aiding in appropriate mapping. The paper presents a modification of DA concept that allows for very efficient implementation in heterogeneous FPGA architectures.
    Źródło:
    International Journal of Electronics and Telecommunications; 2010, 56, 4; 345-350
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Modeling the Arithmetic Decomposition of DA-LUT Block for Heterogeneous FPGA Structures
    Autorzy:
    Staworko, M.
    Rawski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/226414.pdf
    Data publikacji:
    2012
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    distributed arithmetic
    FPGA
    FIR filter
    heterogeneous programmable structures
    Opis:
    Distributed arithmetic is well known technique of designing FIR filters in FPGA devices. The quality of such filter implementation strongly depends on synthesis results of the DALUT block. Heterogeneity of modern FPGA structures introduces new possibilities into implementation process, that may lead to better results, but also makes it more complicated. This paper presents the simple mathematical model for estimating the necessary FPGA resources to implement DA-LUT using decomposition-based approach. The model takes into account the type of logic cells or memory blocks used for decomposition process. The proposed model is help ful to determinate the DALUT decomposition strategy for further automation of modified distributed arithmetic decomposition method.
    Źródło:
    International Journal of Electronics and Telecommunications; 2012, 58, 4; 335-344
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    FPGA implementations of low precision floating point multiply-accumulate
    Autorzy:
    Amaricai, A.
    Boncalo, O.
    Sicoe, O
    Powiązania:
    https://bibliotekanauki.pl/articles/397897.pdf
    Data publikacji:
    2013
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    digital arithmetic
    floating point arithmetic
    FPGA
    field programmable gate array (FPGA)
    multiply-accumulate
    dot product
    arytmetyka cyfrowa
    arytmetyka zmiennoprzecinkowa
    field-programmable gate array
    MAC
    iloczyn skalarny
    Opis:
    Floating point (FP) multiply-accumulate (MAC) represents one of the most important operations in a wide range of applications, such as DSP, multimedia or graphic processing. This paper presents a FP MAC half precision (16-bit) FPGA implementation. The main contribution of this work is represented by the utilization of modern FPGA DSP block for performing both mantissa multiplication and mantissa accumulation. In order to use the DSP block for these operations, the alignment right shifts are performed before the multiply-add stage: a right shift on one of the multiplicand, and, a left shift for the other. This results in efficient DSP usage; thus both cost savings and higher performance (high working frequencies and low latencies) are targeted for MAC operations.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2013, 4, 4; 159-163
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synthesis and Implementation of Reconfigurable PLC on FPGA Platform
    Autorzy:
    Milik, A.
    Hrynkiewicz, E.
    Powiązania:
    https://bibliotekanauki.pl/articles/226640.pdf
    Data publikacji:
    2012
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    PLC
    LD
    IL
    FPGA
    high level synthesis
    logic synthesis
    arithmetic circuits
    reconfigurable hardware
    Opis:
    The paper presents a set of algorithms dedicated for synthesis of reconfigurable logic controllers implemented on FPGA platform and programmed according to IEC1131 and EN61131. The program is compiled to hardware structure with a massive parallel processing. The developed method automatically allocates resources and operations. It controls resource usage and operation timing. Using mixed concept of operation allocation that considers operation timing and forms combinatorial chains of operations number of execution cycles can be reduced. An example of logic functions, PID controller and mixed arithmetic and logic programming examples are considered. Introducing the automatic implementation method allows flexible implementing the control algorithms. The maximal possible parallelism (limited only by the algorithm dependencies and available resources) is introduced.
    Źródło:
    International Journal of Electronics and Telecommunications; 2012, 58, 1; 85-94
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Hardware implementation of hyperbolic tangent and sigmoid activation functions
    Autorzy:
    Hajduk, Z.
    Powiązania:
    https://bibliotekanauki.pl/articles/200063.pdf
    Data publikacji:
    2018
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    FPGA
    hyperbolic tangent
    sigmoid
    floating point arithmetic
    tangens hiperboliczny
    arytmetyka zmiennoprzecinkowa
    funkcja sigmoidalna
    Opis:
    This paper presents the high accuracy hardware implementation of the hyperbolic tangent and sigmoid activation functions for artificial neural networks. A kind of a direct implementation of the functions in a few different versions is proposed and investigated both by software and hardware modeling. A single precision floating point arithmetic is applied. Apart from conventional design style with hardware description language coding, high level synthesis design techniques with the Matlab HDL coder and Xilinx Vivado HLS have also been investigated.
    Źródło:
    Bulletin of the Polish Academy of Sciences. Technical Sciences; 2018, 66, 5; 563-577
    0239-7528
    Pojawia się w:
    Bulletin of the Polish Academy of Sciences. Technical Sciences
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja wyrażeń arytmetycznych w rekonfigurowalnych sterownikach logicznych
    On arithmetic operation implementation in a reconfigurable logic controller
    Autorzy:
    Milik, A.
    Pułka, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/155175.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik programowalny
    FPGA
    synteza logiczna wysokiego poziomu
    arytmetyka
    układy rekonfigurowalne
    PLC
    high level logic synthesis
    arithmetic
    reconfigurable hardware
    Opis:
    W artykule przedstawiono metodę odwzorowania operacji arytmetycznych przeznaczoną dla rekonfigurowalnych sterowników logicznych. Istotą opracowanej metody jest wykorzystanie własności układów sprzętowych oraz architektury FPGA. W procesie implementacji brane są pod uwagę czas realizacji obliczeń oraz ograniczone zasoby logiczne. W oparciu o metodę szacowania czasu propagacji zrealizowano metodę łańcuchowego łączenia operacji kombinacyjnych pozwalającą na wykonanie wielu operacji w cyklu obliczeniowym.
    The paper presents a package for arithmetic operation synthesis dedicated for reconfigurable logic controllers. Different representations (graphical or textual) commonly used are handled. The synthesis process starts from transforming algorithm representation into a data flow graph. The constant reduction and the tree height reduction optimization method are applied to the flow graph (Fig. 2). The developed method combines the ALAP and list allocation strategies with original elements. The main constraint is put to the number of available logic resources that can be allocated. The procedure attempts to allocate resources assuring it proper utilization in a calculation process. Together with resource allocation the operation scheduling is performed. During operation assignment the propagation time based concept of operation scheduling is used. The proposed method allows using sequential and combinatorial units. Operations are chained inside one state until total combinatorial propagation time does not exceed the assumed cycle time. This allows reducing the required number of calculation cycles by introducing combinatorial chains of operations (Figs. 3 and 4). Finally, an example of PID controller implementation is considered and compared with previous manual implementations (Fig. 5). Introducing the automatic implementation method allows reducing radically the calculation time (2.18 times) with little increase in hardware resources (+18%) (see Tab. 1).
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 842-844
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza diagramu LD z operacjami arytmetycznymi przeznaczona dla układów FPGA
    LD synthesis with arithmetic operations for FPGA
    Autorzy:
    Milik, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156660.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik programowalny
    diagram stykowy
    LD
    FPGA
    synteza logiczna wysokiego poziomu
    arytmetyka
    układy rekonfigurowane
    PLC
    ladder diagram
    high level logic synthesis
    arithmetic
    reconfigurable hardware
    Opis:
    W artykule przedstawiono automatyczną metodę syntezy układu sterowania danego w postaci diagramu stykowego LD lub listy instrukcji IL do sprzętowego układu sterowania implementowanego w układzie FPGA. Zaproponowana metoda pozwala uzyskać sprzętowy układ sterowania zachowujący sekwencyjne własności przetwarzania wynikające z zapisu LD i IL. Przedstawiony algorytm syntezy pozwala na dokonanie syntezy operacji logicznych i arytmetycznych. Istotnymi celami opracowanego algorytmu jest masowe przetwarzanie, redukcja cykli obliczeniowych oraz odwzorowanie w ograniczonej liczbie zasobów operacji arytmetycznych.
    The paper presents the synthesis algorithm of a ladder diagram (LD) or instruction list (IL) into a reconfigurable logic controller implemented in FPGA [5, 8, 9]. The algorithm incorporates synthesis of Boolean and fixed point arithmetic operations. It utilizes the intermediate form of the data flow graph (DFG) [4, 6]. PLCs introduce variable dependencies caused by serial processing of LD (Fig. 1). It has been proved that appropriate distribution of feedback signals allows implementing LD logic dependencies during a single calculation cycle (Fig. 2). The LD diagram is compiled into DFG that records variable dependencies. The presented optimization allows reducing the controller complexity and its response time in comparison to solutions presented in [2, 3] (Fig. 3). Arithmetic operations introduce larger implementation complexity and require more time to calculate than logic operation. The DFG generated from LD or IL is used for scheduling and mapping (Fig. 4). The scheduling and mapping procedure assumes the limited number of arithmetic resources while logic operations are allocated without constraints. The scheduling procedure takes into account operation execution timing (Fig. 4C). The obtained circuit after scheduling with arithmetic operations may require more than one cycle to complete all operations in comparison to the model limited only to logic operations. The presented synthesis procedure enables obtainment of fully functional hardware implementation of the controller given by LD or IL with massively parallel processing and a very short response time (1 to several clock cycles).
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 617-619
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Generator opisów VHDL bloków operacyjnych działających w arytmetyce ułamkowej
    Rational fraction arithmetic unit IP-core generator
    Autorzy:
    Maslennikow, O.
    Ratuszniak, P.
    Sergiyenko, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156200.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy czasu rzeczywistego SoC
    arytmetyka ułamkowa RFA
    język opisu sprzętu
    VHDL
    generator IP Core
    układy reprogramowalne FPGA
    bloki DSP
    system on chip
    rational fraction arithmetic
    FPGA
    DSP
    Opis:
    W niniejszej pracy przedstawiono generator opisów VHDL potokowych bloków operacyjnych działających w arytmetyce ułamkowej (RFA) i przeznaczonych do implementacji w nowoczesnych układach FPGA, mających wbudowane bloki mnożące i/lub DSP. Badania autorów świadczą o mniejszej złożoności sprzętowej jednostek arytmetycznych RFA, wykonujących operacje dodawania i/lub mnożenia i/lub dzielenia w porównaniu z analogicznymi jednostkami operującymi na liczbach stałoprzecinkowych (przy zachowaniu wymaganej dokładności i wydajności obliczeń). Podstawowymi parametrami generatora są: rodzaj operacji arytmetycznej, szerokość danych wejściowych i wyjściowych oraz liczba stopni w potoku.
    In this paper, the IP-core generator is proposed, which produces the VHDL description of the arithmetic units operating in rational fraction arithmetic (RFA). Due to RFA, the hardware complexity of the new arithmetic units, which must perform for example the addition or multiplication or division operations, is much lower in comparison with complexity of the similar fixed-point arithmetic units (with the same precision and performance). The architectures of the target RFA units are pipelined and are adapted to the internal structure of the modern reconfigurable devices (like to Xlinx Virtex 4 or Altera Sratix II devices), and use the built-in 18-bit multipliers or DSP blocks. The main tuned parameters of the proposed soft-generator are the type of arithmetic operation, for example addition, multiplication, division, square rooting, RFA to fixed-point format conversion (see tab. 2), the input and output data width, as well as the number of the pipeline stages in the target arithmetic unit.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 514-516
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-8 z 8

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies