Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Szyfrowanie" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-4 z 4
    Tytuł:
    Implementacja algorytmu szyfrującego Rijndael (AES) w układzie FPGA Virtex 4FX
    Implementation of the ciphering algorithm Rijndael (AES) in Virtex 4FX FPGA device
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/151888.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    szyfrowanie
    algorytm Rijndael
    FPGA
    data encryption
    Rijndael algorithm
    Opis:
    W artykule przedstawiono budowę, działanie i wyniki badań eksperymentalnych bloku IP-core, który może równolegle szyfrować/ deszyfrować dwa strumienie danych przy użyciu algorytmu Rijndael ze 128-bitowym kluczem, dostarczanych za pośrednictwem magistrali Processor Local Bus (PLB). Podany został kompletny opis systemu składającego się z procesora MicroBlaze oraz podłączonego do niego IP-core. Dokonano pomiarów szybkości przetwarzania w zależności od wybranego trybu pracy.
    The paper presents design, principle of operation and experimental results of a dedicated IP-core developed for parallel data encryption/decription of two data streams provided by the Processor Local Bus (PLB). The encryption process is based on the standardized Rijndael algorithm with an 128-bit encryption key. The algorithm is performed by two cooperating with each other PicoBlaze processors, with extended internal RAM and shared 2kB ROM. An architecture of IP-core block is shown in Fig. 2. The extended RAM stores the generated sub-keys for consecutive rounds. Using the substitution tables stored in ROM it is possible to achieve a uniform speed of data encryption and decryption. There is also proposed a special operating mode that changes the encryption key when a single data stream is processed. The detailed description of the complete digital system consisting of the IP-core and MicroBlaze processor is given. The experimental results of data encryption throughput are also presented. The comparison with similar solutions reported by other authors is discussed.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 591-593
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja algorytmu szyfrującego AES-128 w układzie FPGA Spartan 3E z procesorami PicoBlaze
    Implementation of ciphering algorithm AES-128 in FPGA Spartan 3E with PicoBlaze processors
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/156238.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    szyfrowanie
    algorytm AES
    FPGA
    data encryption
    AES algorithm
    Opis:
    W artykule przedstawiono wyniki badań dotyczących implementacji algorytmu szyfrującego AES-128 (Advanced Encryption Standard) w układzie FPGA (Field Programmable Gate Array) Spartan 3E. Podano opis kompletnego systemu cyfrowego, który umożliwia odbiór strumienia danych przez złącze szeregowe i ich szyfrowanie. W projekcie w istotny sposób zredukowano koszt i pobór mocy mikrosystemu dzięki zastosowa-niu układu Spartan 3E z dwoma procesorami PicoBlaze. Przedstawiono wyniki badań eksperymentalnych zaimplementowanego algorytmu pod kątem szybkości przetwarzania strumienia danych.
    In this paper we present implementation of the AES-128 (Advanced Encryption Standard ) ciphering algorithm in FPGA (Field Programmable Gate Array) Spartan 3E device. The complete digital microsystem is described, which receives a data stream by serial interface, and performs real-time encryption using the AES-128 ciphering algorithm. An important feature of the developed microsystem is significantly reduced size and power dissipation of the device. It has been obtained by optimized architecture of the encryption scheme, using look-up-tables and two PicoBlaze cores. Results of experimental tests focused on the maximum data throughput are also presented.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 520-522
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Rekonfigurowanie funkcji odwracalnych modelowanych w układzie FPGA
    Reconfiguration of reversible functions using modeling of gates in FPGA
    Autorzy:
    Skorupski, A.
    Pawłowski, M.
    Gracki, K.
    Kerntopf, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/153971.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    odwracalne układy logiczne
    szyfrowanie
    układy FPGA
    reversible logic circuits
    encryption
    FPGA
    Opis:
    Układy FPGA dobrze nadają się do modelowania układów odwracalnych, których implementacje sprzętowe są dopiero w stadium opracowywania. Układy odwracalne umożliwiają prostą realizację szyfratorów i deszyfratorów. W artykule rozpatrzono działanie dwóch szesnasto-bramkowych kaskad zbudowanych z cztero-wejściowych bramek odwracalnych NCT, aby uzyskać bajtowo zorientowany szyfrator. Zbiór bramek NCT o co najwyżej czterech wejściach zawiera 32 bramki, więc dla skonfigurowania jednej bramki potrzeba 5 bitów. Zatem kaskada może być określona przez 80-bitowe słowo, co dla dwóch kaskad daje 160-bitowy klucz. Po każdym wejściowym bajcie obie kaskady są rekonfigurowane za pomocą odpowiedniego przesuwania 80-bitowych słów. Sposoby przesuwania są określane przez dodatkowe bity klucza pomocniczego.
    FPGAs can be applied to modeling of reversible circuits because their practical realization is still under development. This technique enables implementing substitution ciphers. We try to build a byte-oriented stream cipher. Such a cipher uses two four-input and four-output cascades. Each of the cascades contains 16 reversible NCT gates. Because there exist 32 different NCT gates having at most four inputs we use 80 bits (16×5 bits) to determine one cascade so for two cascades 160 bits are needed. These bits are called the base key and are stored in the memory of a cipher. At the beginning of encryption the key is loaded to a circular shift register. After each input byte (a clock period) the contents of the shift register is shifted by a specified number of bits. The number of bits by which the register contents is shifted constitutes the second part of the cipher key. The shifting process causes changes in cascades after each input byte. If shifting the key is the same during both encryption and decryption, then the cipher will work correctly. In the paper, we present some methods of key shifting. If the register contents is shifted by 5 bits, then each gate is replaced by its predecessor (the first gate is replaced by the last one). The results of different shifting modes are presented showing that in all cases correct encryption/decryption is performed. For modeling and simulation of synthesis we used test-bench software ActiveHDL v 8.2 from ALDEC.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 471-473
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Sprzętowy detektor szyfrowanej informacji przesyłanej w sieciach TCP/IP
    Hardware detector of encrypted information transmitted in the TCP/IP networks
    Autorzy:
    Gancarczyk, G.
    Dąbrowska-Boruch, A.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/154992.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    analiza ruchu sieciowego
    FPGA
    logika reprogramowalna
    sniffing
    szyfrowanie
    encryption
    network data analysis
    reconfigurable computing
    Opis:
    Artykuł prezentuje sposób realizacji, cechy charakterystyczne i zasadę działania urządzenia wykrywającego pakiety zawierające dane zaszyfrowane przesyłane w sieciach opartych o stos protokołów TCP/IP. Detektor zrealizowano w oparciu o system SPARTAN 3E Development Kit firmy Digilent [1]. Kluczowym elementem jest układ FPGA xc3s1600e firmy Xilinx [2]. W artykule przedstawiono schemat blokowy detektora, informacje o sprawności detekcji rozwiązania programowego oraz sprzętowego, zasobach logicznych zajętych przez układ.
    The paper describes how to realize a device which can detect encrypted data transfer in computer networks based on the TCP/IP protocols stack. Its features and principles of operation are given. The device is based on the Digilent's SPARTAN 3E Development Kit [1] whose key element is the Xilinx's xc3s1600e [2]. The available publications about distinguishing ciphertext from plaintext tell only that methods typical for randomness check of encrypting algorithms can be used [6]. Many alternative (in field of data distinguishing), interesting publications about steganography [7], computer worms and viruses detection can be easily found [3, 4]. Exemplary implementations of those in FPGA are not difficult to find, either [8]. Lack of publications in the field of encrypted message detection was partial motivation for this paper (Section 1). The presented algorithm of encrypted data detection is based on theorems from [9, 10]. It has advantages and disadvantages, which are discussed (Section 2). The detector (of so called 2nd order) chosen for implementation has good theoretical efficiency (Tab. 1). Its block diagram is shown in Fig. 1 (Section 3). The results of synthesis and implementation are given in Tab. 2, and its efficiency in Tab. 3. The functionality of all blocks of Fig. 1 is discussed (Sections 4 and 5). The efficiency of the implemented device is almost as good as the theoretical one. There are two main limitations - lower (100 B) and upper (1460 B) length of the Ethernet frame data field, and maximum frequency of device clock, which makes it unable (as for xc3s1600) to operate in Gigabit Ethernet networks (Section 6). The presented device can be used as a network data analyzer, a ciphertext detector and a network anomaly detector.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 923-925
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-4 z 4

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies