Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "H.264/AVC" wg kryterium: Temat


Wyświetlanie 1-3 z 3
Tytuł:
Moduł predykcji Intra dla sprzętowego dekodera standardu H.264/AVC
Intra prediction hardware module for high profile H.264/AVC decoder
Autorzy:
Roszkowski, M.
Pastuszak, G.
Powiązania:
https://bibliotekanauki.pl/articles/156654.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dekoder H.264/AVC
predykcja INTRA
FPGA
H.264/AVC decoder
intra prediction
Opis:
W artykule przedstawiony został sprzętowy moduł predykcji INTRA dla dekodera standardu H.264/AVC z obsługą profilu High. Zaprojektowany moduł obsługuje wszystkie tryby predykcji INTRA przewidziane w standardzie dla tego profilu, a także wszystkie dostępne podpróbkowania chrominancji. Moduł został zsyntetyzowany dla układów z rodziny Stratix 2 firmy Altera oraz w technologii ASIC TSMC 0,13 žm. Dla tej drugiej technologii osiągnięto maksymalną częstotliwość pracy równą 200 MHz. Weryfikacja wykazała, że zaprojektowany moduł jest w pełni zgodny ze standardem H.264/AVC, za wyjątkiem trybu MBAFF, a także że moduł jest zdolny do przetwarzania sekwencji HDTV w czasie rzeczywistym.
This paper presents an INTRA prediction module for a H.264/AVC HDTV decoder. The module supports H.264/AVC High Profile, without the MBAFF frame processing scheme, but with all chroma formats. The module is synthesized for Altera Stratix 2 device family and TSMC 0,13 žm technology. The maximal operating frequencies are 100 MHz and 200 MHz, respectively. The presented module is capable of the calculation of at least one prediction value per clock cycle. This means that the frequency of 100 MHz is enough to process 1920x1080 sequence with 4:2:0 sub-sampling in real time. Furthermore, the module is able to decode 1920x1080 sequence with 4:4:4 chroma format in real time when operating at 200 MHz. The module is based on widely used architecture of four parallel processing elements, each capable of computing of one prediction value. This architecture has been extended to support INTRA 8x8 modes and various chroma sub-samplings introduced in H.264/AVC High profile. All the within macroblock neighboring samples are kept in registers (Fig.1). In the case of the 8x8 prediction modes, the neighbouring samples filtering process is conducted by a separate filter module with throughput of one sample per clock cycle. The filtering is tightly coupled with the neighbouring reconstructed sample reception. Blocks of all sizes are decomposed into 4x4 blocks, and processed as such (Figs. 3 and 4). In the case of 8x8 blocks, 8x8 prediction modes are mapped as precisely as possible into 4x4 ones, to limit the number of processing element multiplexer inputs, which results in higher operating frequency of the module. The synthesis results are presented in Tabs. 2 and 3.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 46-48
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Architecture Design of The Hardware H.264/AVC Video Decoder
Autorzy:
Roszkowski, M.
Abramowski, A.
Wieczorek, M.
Pastuszak, G.
Powiązania:
https://bibliotekanauki.pl/articles/226831.pdf
Data publikacji:
2010
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
H.264/AVC
video compression
FPGA
architecture design
Opis:
The need for real-time video compression systems requires a particular design methodology to achieve high troughput devices. The paper describes the architecture of the H.264/AVC decoder able to support SDTV and HDTV resolutions. The design applies many optimization techniques to reduce the resource consumption and maximize the throughput. The archietcture is verified with the software reference model JM16 and synhesized for FPGA technology. The maximal working frequency is 100 MHz for Stratix II devices.
Źródło:
International Journal of Electronics and Telecommunications; 2010, 56, 3; 291-300
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Architektura transformacji i kwantyzacji w wysoko-przepustowym koderze H.264/AVC opartym na zaawansowanym wyborze trybu kodowania
Transforms and Quantization in the High-Throughput H.264/AVC Encoder Based on Advanced Mode Selection
Autorzy:
Pastuszak, G.
Powiązania:
https://bibliotekanauki.pl/articles/156172.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
architektura sprzętowa
H.264/AVC
kompresja wideo
hardware architecture
video compression
Opis:
Standard kompresji wideo H.264/AVC umożliwia uzyskanie wysokiej efektywności kompresji kosztem dużej złożoności obliczeniowej. Aby uzyskać możliwie wysoką efektywność architektura kodera opisana w tym artykule realizuje wybór trybu kodowania na bazie łącznej optymalizacji zniekształceń i stopnia kompresji. W szczególności założony przepływ danych pozwala na uzyskanie przepustowości 32 próbek/współczynników na takt zegara, co umożliwia sprawdzenie dużej ilości trybów kodowania przed wyborem najbardziej optymalnego. Architektura zawiera bloki transformacji, kwantyzacji, dekwantyzacji, odwrotnej transformacji, rekonstrukcji. Architektura obsługuje wszystkie rodzaje transformat i formaty chrominancji wyspecyfikowane w profilu Wysokim przy użyciu tych samych zasobów sprzętowych. Przepustowość uzyskiwana w układach FPGA pozwala na wybór trybu na bazie analizy zniekształceń i stopnia kompresji dla wymagań HDTV.
The H.264/AVC standard allows for a high compression efficiency at the cost of computational complexity. To achieve the efficiency as high as possible, the architecture proposed in the paper supports the mode selection based on the rate-distortion optimization. In particular, the dataflow assumes throughput of 32 samples/coefficient per clock cycle, on average, allowing a lot of compression options to be checked. Moreover, the architecture supports all transform sizes specified for High Profile using the same hardware resources. Synthesis results show that the design can work at 100 MHz for FPGA Stratix II devices.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 480-482
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-3 z 3

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies