Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "ChIP" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-8 z 8
    Tytuł:
    Network-on-Multi-Chip (NoMC) with Monitoring and Debugging Support
    Autorzy:
    Łuczak, A.
    Stępniewski, M.
    Siast, J.
    Domański, M.
    Stankiewicz, O.
    Kurc, M.
    Konieczny, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/307888.pdf
    Data publikacji:
    2011
    Wydawca:
    Instytut Łączności - Państwowy Instytut Badawczy
    Tematy:
    debugging
    FPGA
    multi-chip
    video coding
    Opis:
    This paper summarizes recent research on network-on-multi-chip (NoMC) at Poznań University of Technology. The proposed network architecture supports hierarchical addressing and multicast transition mode. Such an approach provides new debugging functionality hardly attainable in classical hardware testing methodology. A multicast transmission also enables real-time packet monitoring. The introduced features of NoC network allow to elaborate a model of hardware video codec that utilizes distributed processing on many FPGAs. Final performance of the designed network was assessed using a model of AVC coder and multi-FPGA platforms. In such a system, the introduced multicast transmission mode yields overall gain of bandwidth up to 30%. Moreover, synthesis results show that the basic network components designed in Verilog language are suitable and easily synthesizable for FPGA devices.
    Źródło:
    Journal of Telecommunications and Information Technology; 2011, 3; 81-86
    1509-4553
    1899-8852
    Pojawia się w:
    Journal of Telecommunications and Information Technology
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Szeregowy interfejs komunikacyjny dla układów FPGA serii Virtex
    Serial interface for Virtex series FPGA devices
    Autorzy:
    Łuczak, A.
    Kurc, M.
    Siast, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/154766.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    SERDES
    FPGA
    komunikacja między układami
    inter-chip communication
    Opis:
    Artykuł przedstawia implementację sprzętową szeregowego interfejsu komunikacyjnego dla układów FPGA firmy Xilinx z serii Virtex. Rozwiązanie opiera się na wbudowanych w układy tej serii moduły SERDES i jest dedykowane dla zastosowań wymagających dużych przepływności. Interfejs charakteryzuje się skalowalnością, oraz możliwością pracy w osobnej domenie częstotliwościowej. Proponowane moduły zostały przetestowane w symulacjach, oraz w układzie sprzętowym.
    The paper presents hardware implementation of serial communication interface for Xilinx Virtex series programmable devices. The proposed solution is based on embedded SERDES modules of these devices and shows practical realisation of fast interface for multimedia purposes, where high bitrates are required. The interface is scalable and has ability to operate in a separate clock frequency domain, which allows flexible modification of its parameters according to the project requirements. The receiver and transmitter architecture is presented in paragraph 2. There is also described the way of dividing the transmitted data into transition flits, the method for ensuring synchronization and theoretical throughput of the developed link. The proposed modules were tested by simulations and hardware implementation (see paragraph 3). Tables 1 and 2 contain the synthesis results for different FPGAs. A new application model consisting of a video camera as a source of the transmitted signal and starter boards with Virtex FPGAs as processing devices is presented. The worked out interface is used for connecting boards. Its proper work is proved by visual observation of the transmitted and processed video data presented on LCD displays mounted on two system starter boards. The false rate level for the transmitted data was also computed. It is given in Table 3.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 749-751
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Ograniczenie mocy dynamicznej w architekturze sprzętowego kodera standardu JPEG2000
    Dynamic power reduction in the architecture of hardware encoder of JPEG2000 standard
    Autorzy:
    Modrzyk, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/154801.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    bramkowanie sygnału zegarowego
    pobór mocy
    FPGA
    ASIC
    system-on-chip
    clock gating
    power dissipation
    Opis:
    W artykule przedstawiono ideę redukcji poboru mocy dynamicznej w złożonym układzie multimedialnym, jakim jest koder standardu JPEG2000. Idea ta opiera się na sterowaniu włączaniem i wyłączaniem sygnałów zegarowych dla odpowiednich bloków przetwarzających, za pomocą specjalizowanego modułu kontrolera mocy. Wykonane symulacje oraz analizy poboru mocy wskazują, że zastosowana metoda prowadzi do znacznej redukcji mocy dynamicznej, w porównaniu do oryginalnej architektury kodera.
    In this paper an idea of dynamic power reduction in a complex, hardware encoder of JPEG2000 standard is presented. The algorithm is based on clock gating technique. Due to sequential data flow in the encoder architecture, there are introduced clock signals, active only during computations in particular processing blocks. Switching the clock signals is performed by a specialised power manager module, instantiated at the chip level of the presented encoder. Clock signals are produced in the combinational logic, using flags from processing units that inform about compression phases in the encoder. Technology dependent clock buffers are used to eliminate "glitch" effect, during switching the clock signals. Power consumption in both, optimised and original, IP cores is measured using Xilinx XPower Analyzer 10.1, when taking into account switching activity obtained from gate level simulations of the design. The experimental results show that the proposed method leads to significant decrease in the dynamic power compared to the original encoder architecture. The described technique can be implemented in both FPGA and ASIC circuits.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 793-795
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    The use of hierarchical structures for design of high-speed digital comparators on FPGA/SoC
    Autorzy:
    Salauyou, V.
    Powiązania:
    https://bibliotekanauki.pl/articles/114377.pdf
    Data publikacji:
    2016
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    comparator
    high-speed
    hierarchical structures
    system on chip
    field programmable logic array
    FPGA
    SoC
    Opis:
    This paper presents a design method of high-speed digital comparators on FPGA/SoC by means of hierarchical structures. A synthesis technique of hierarchical structures for comparators is offered. In this technique, the comparator best hierarchical structure is empirically found for a certain FPGA family. The proposed method allows reducing a delay for 256-bits comparators by 1.245 to 2.516 times as compared with a traditional approach, and for 512-bits comparators by 3.399 times. The method also allows reducing an area by 40.2% on occasion.
    Źródło:
    Measurement Automation Monitoring; 2016, 62, 6; 196-198
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Ocena wydajności procesorów wbudowanych w układy FPGA
    Evaluation of performance of processors embedded in FPGAs systems
    Autorzy:
    Sondej, T.
    Zagoździński, L.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/208418.pdf
    Data publikacji:
    2006
    Wydawca:
    Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
    Tematy:
    układy cyfrowe
    procesor sprzętowy
    procesor programowy
    benchmark
    system-on-chip
    FPGA
    digital systems
    hard-processor
    soft-processor
    Opis:
    W artykule przedstawiono ocenę wydajności sprzętowego (PowerPC) i programowego (MicroBlaze) procesora, wbudowanego w układ FPGA typu Virtex-4 firmy Xilinx. Uzyskane miary wydajności zestawiono z wynikami uzyskanymi dla procesorów autonomicznych typu ARM i DSP. Opisane szczegółowe porównanie procesorów wbudowanych w układ FPGA może pomóc projektantowi w wyborze sprzętowego lub programowego procesora dla różnych aplikacji oraz daje ogólną ich ocenę w porównaniu z procesorami autonomicznymi. Badania wydajności przeprowadzono na dwa sposoby: pierwszy dotyczył testów dla jednakowej częstotliwości pracy zegara (100 MHz) i różnych konfiguracji pamięci, natomiast drugi przeprowadzono dla częstotliwości maksymalnych.
    This paper describes a simple, yet effective and convenient method for evaluation of the computing performance of hard- and soft-processor (PowerPC and Micro-Blaze, respectively) embedded in Virtex-4 FPGA from Xilinx. Experimental results have been compared with standalone ARM and DSP microprocessors. Detailed comparison of the performance of both processors is presented to help designers to choose between the hard- and soft-processor in different applications. This comparison has been performed in twofold way: the PowerPC and Micro-Blaze cores have been tested at the same clock frequency (100 MHz) for some available configurations of the memory subsystem, and maximum performance factors of both cores have been measured using maximum clock speed.
    Źródło:
    Biuletyn Wojskowej Akademii Technicznej; 2006, 55, sp.; 27-42
    1234-5865
    Pojawia się w:
    Biuletyn Wojskowej Akademii Technicznej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Algorytmy i metody dwuprocesorowego sterowania precyzyjnym licznikiem czasu
    Algorithms and methods for dual processor control system with precision time counter
    Autorzy:
    Sondej, T.
    Gołaszewski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/209588.pdf
    Data publikacji:
    2008
    Wydawca:
    Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
    Tematy:
    układy cyfrowe
    system wieloprocesorowy
    układy SoC
    FPGA
    precyzyjny licznik czasu
    digital systems
    multiprocessor system
    system-on-chip
    precision time counter
    Opis:
    W artykule przedstawiono projekt oprogramowania systemu wieloprocesorowego, składającego się z dwóch procesorów programowych Nios II firmy Altera i precyzyjnego licznika czasu o rozdzielczości około 80 ps. Pierwszy procesor odpowiedzialny jest za komunikację systemu przez interfejs Ethernet z aplikacją uruchamianą na komputerze PC. Drugi procesor steruje licznikiem czasu oraz zajmuje się obliczeniami statystycznymi w czasie wykonywania próby pomiarowej. W artykule przedstawiono również opis projektu sprzętowego oraz problem komunikacji pomiędzy procesorami w systemie wieloprocesorowym.
    This paper presents issues of designing and implementing soft ware for multiprocessor systems. Practical example consists of two soft core processors Nios II from Altera. Developed system is designed for control and data processing of precision timer counter with 80-ps resolution. The first processor runs as a server, providing communication and supervision of the system via the Internet. The second processor controls timer counter and performs statistical computation. Shared memory from FPGA resources is used to interchange data between processors.
    Źródło:
    Biuletyn Wojskowej Akademii Technicznej; 2008, 57, 4; 309-326
    1234-5865
    Pojawia się w:
    Biuletyn Wojskowej Akademii Technicznej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Platforma przetwarzania rozproszonego bazująca na sieci NoC
    Distributed processing platform based on NoC network
    Autorzy:
    Łuczak, A.
    Kurc, M.
    Stępniewska, M.
    Wegner, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/154056.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    przetwarzanie rozproszone
    układy programowalne
    FPGA
    kompresja obrazu
    AVC
    VC-1
    sieć w układzie
    sieć NoC
    scattered processing
    video compression
    Network on Chip (NoC)
    NoC network
    Opis:
    W artykule zaprezentowano oryginalną platformę przetwarzania rozproszonego wykorzystującą sieć NoC (Network-on-Chip) jako infrastrukturę komunikacyjną. Proponowaną platformę zrealizowano wykorzystując układy FPGA jako elementy na których zaprogramowano interesujące projektanta bloki obliczeniowe. Pokazano cechy takiego systemu oraz zalety przetwarzania rozproszonego realizowanego na wielu niezależnych fizycznie układach ASIC czy FPGA.
    The paper presents an original dissipated processing platform based on Network on Chip as communicative infrastructure. In the introduction the need for using dissipated processing to increase computational power of video compression systems is shown. Features of the dissipated processing system and advantages of its implementing in many physically independent FPGA or ASIC are shown. Several consecutive logical structures of the proposed system, differing in flexibility and implementation efforts, are given. In the third section a novel version of Network on Chip used as a communicative layer in the proposed platform is described. The hierarchic structure of this network and implemented communication modules are described. The proposed platform was built basing on Field Programmable Gate Array (FPGA) as elements on which computational blocks were programmed. Schematic diagram of the proposed system is shown in Fig. 1. The complete platform composed of nine boards with Field Programmable Gate Array (FPGA) is presented in Fig. 5.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 690-692
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Generator opisów VHDL bloków operacyjnych działających w arytmetyce ułamkowej
    Rational fraction arithmetic unit IP-core generator
    Autorzy:
    Maslennikow, O.
    Ratuszniak, P.
    Sergiyenko, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156200.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy czasu rzeczywistego SoC
    arytmetyka ułamkowa RFA
    język opisu sprzętu
    VHDL
    generator IP Core
    układy reprogramowalne FPGA
    bloki DSP
    system on chip
    rational fraction arithmetic
    FPGA
    DSP
    Opis:
    W niniejszej pracy przedstawiono generator opisów VHDL potokowych bloków operacyjnych działających w arytmetyce ułamkowej (RFA) i przeznaczonych do implementacji w nowoczesnych układach FPGA, mających wbudowane bloki mnożące i/lub DSP. Badania autorów świadczą o mniejszej złożoności sprzętowej jednostek arytmetycznych RFA, wykonujących operacje dodawania i/lub mnożenia i/lub dzielenia w porównaniu z analogicznymi jednostkami operującymi na liczbach stałoprzecinkowych (przy zachowaniu wymaganej dokładności i wydajności obliczeń). Podstawowymi parametrami generatora są: rodzaj operacji arytmetycznej, szerokość danych wejściowych i wyjściowych oraz liczba stopni w potoku.
    In this paper, the IP-core generator is proposed, which produces the VHDL description of the arithmetic units operating in rational fraction arithmetic (RFA). Due to RFA, the hardware complexity of the new arithmetic units, which must perform for example the addition or multiplication or division operations, is much lower in comparison with complexity of the similar fixed-point arithmetic units (with the same precision and performance). The architectures of the target RFA units are pipelined and are adapted to the internal structure of the modern reconfigurable devices (like to Xlinx Virtex 4 or Altera Sratix II devices), and use the built-in 18-bit multipliers or DSP blocks. The main tuned parameters of the proposed soft-generator are the type of arithmetic operation, for example addition, multiplication, division, square rooting, RFA to fixed-point format conversion (see tab. 2), the input and output data width, as well as the number of the pipeline stages in the target arithmetic unit.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 514-516
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-8 z 8

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies