Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Dąbrowska, A." wg kryterium: Autor

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-5 z 5
    Tytuł:
    Implementacja elementów bezstratnej kompresji standardu MPEG-2 w układach FPGA
    Implementation of lossless compression elements of MPEG-2 standard in FPGA
    Autorzy:
    Dąbrowska, A.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/152616.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    Zig-Zag
    RLC
    VLC
    FPGA
    Opis:
    Jednym z głównych elementów kompresji obrazów ruchomych oraz nieruchomych jest kodowanie entropijne. Typowy koder składa się z bloku uporządkowania pikseli, bloku kodowania ciągów oraz bloku kodera ze zmienną długością słowa W artykule zostały przedstawione parametry zaimplementowanych metod kompresji bezstratnej: kodera/dekodera entropijnego oraz części składowych.
    An entropy coding is one of basic elements of video and still image compression. Typical entropy coder consists of pixels ordering block, run length coding block and Variable Length Coding block. Paper presents parameters lossless compression methods implementation: encoder/decoder and components part.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 36-38
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja kodeka MPEG-2 w układach FPGA
    Implementation of MPEG-2 codec in FPGA chips
    Autorzy:
    Dąbrowska, A.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/155721.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    MPEG-2
    kodek
    FPGA
    codec
    Opis:
    Metoda kompresji zastosowana w standardzie MPEG-2 jest kombinacją innych standardów a mianowicie: JPEG oraz H.261. Ponieważ sygnał wizyjny jest w tym przypadku sekwencją nieruchomych obrazów, możliwe jest zastosowanie technik kompresji podobnych jak w przypadku standardu JPEG. W artykule zostały przedstawione wyniki implementacji toru przetwarzania sygnału wizyjnego zgodnego ze specyfikacją standardu ISO/IEC 13818 w układzie XC2VP100(-6)FF1704 firmy Xilinx.
    The compression method applied in MPEG-2 standard is a combination of different standards, namely JPEG and H.261. There is possible to use similar compression techniques how in case of the JPEG standard, because the video signal is a sequence of still pictures. Paper presents implementation results of video signal processing path compatible with ISO/IEC 13818 standard specification in XC2VP100(-6)FF1704 Xilinx chip.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 42-44
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Sprzętowa akceleracja wybranych algorytmów kompresji obrazu nieruchomego w standardzie JPEG
    Hardware acceleration of image compression algorithms in JPEG standard
    Autorzy:
    Koryciak, S.
    Dąbrowska-Boruch, A.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/156717.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    akceleracja sprzętowa
    JPEG
    FPGA
    IDCT
    Huffman
    custom computing
    Opis:
    Artykuł opisuje opracowanie akceleratora dla wybranych algorytmów kompresji obrazu nieruchomego. Do jego sprzętowej realizacji został wykorzystany język opisu sprzętu VHDL. Wynikiem pracy była skuteczna implementacja na układ programowalny dekompresora obrazów nieruchomych zapisanych w standardzie JPEG ISO/IEC 10918-1(1993), trybie Baseline będącym podstawowym i obowiązkowym trybem dla tego standardu. Szczególną uwagę poświęcono wyborowi i implementacji dwóch najważniejszych zdaniem autora algorytmów występujących w omawianym standardzie.
    Image compression is one of the most important topics in the industry, commerce and scientific research. Image compression algorithms need to perform a large number of operations on a large number of data. In the case of compression and decompression of still images the time needed to process a single image is not critical. However, the assumption of this project was to build a solution which would be fully parallel, sequential and synchronous. The paper describes the development of an accelerator for selected still image compression algorithms. In its hardware implementation there was used the hardware description language VHDL. The result of this work was a successful implementation on a programmable system decompressor of still images saved in JPEG standard ISO / IEC 10918-1 (1993), Baseline mode, which is a primary, fundamental, and mandatory mode for this standard. The modular system and method of connection allows the continuous input data stream. Particular attention was paid to selection and implementation of two major, in the authors opinion, algorithms occuring in this standard. Executing the IDCT module uses an algorithm transformation IDCT-SQ modified by the authors of this paper. It provides a full pipelining by applying the same kind of arithmetic operations between each stage. The module used to decode Huffman's code proved to be a bottleneck
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 593-595
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Sprzętowy detektor szyfrowanej informacji przesyłanej w sieciach TCP/IP
    Hardware detector of encrypted information transmitted in the TCP/IP networks
    Autorzy:
    Gancarczyk, G.
    Dąbrowska-Boruch, A.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/154992.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    analiza ruchu sieciowego
    FPGA
    logika reprogramowalna
    sniffing
    szyfrowanie
    encryption
    network data analysis
    reconfigurable computing
    Opis:
    Artykuł prezentuje sposób realizacji, cechy charakterystyczne i zasadę działania urządzenia wykrywającego pakiety zawierające dane zaszyfrowane przesyłane w sieciach opartych o stos protokołów TCP/IP. Detektor zrealizowano w oparciu o system SPARTAN 3E Development Kit firmy Digilent [1]. Kluczowym elementem jest układ FPGA xc3s1600e firmy Xilinx [2]. W artykule przedstawiono schemat blokowy detektora, informacje o sprawności detekcji rozwiązania programowego oraz sprzętowego, zasobach logicznych zajętych przez układ.
    The paper describes how to realize a device which can detect encrypted data transfer in computer networks based on the TCP/IP protocols stack. Its features and principles of operation are given. The device is based on the Digilent's SPARTAN 3E Development Kit [1] whose key element is the Xilinx's xc3s1600e [2]. The available publications about distinguishing ciphertext from plaintext tell only that methods typical for randomness check of encrypting algorithms can be used [6]. Many alternative (in field of data distinguishing), interesting publications about steganography [7], computer worms and viruses detection can be easily found [3, 4]. Exemplary implementations of those in FPGA are not difficult to find, either [8]. Lack of publications in the field of encrypted message detection was partial motivation for this paper (Section 1). The presented algorithm of encrypted data detection is based on theorems from [9, 10]. It has advantages and disadvantages, which are discussed (Section 2). The detector (of so called 2nd order) chosen for implementation has good theoretical efficiency (Tab. 1). Its block diagram is shown in Fig. 1 (Section 3). The results of synthesis and implementation are given in Tab. 2, and its efficiency in Tab. 3. The functionality of all blocks of Fig. 1 is discussed (Sections 4 and 5). The efficiency of the implemented device is almost as good as the theoretical one. There are two main limitations - lower (100 B) and upper (1460 B) length of the Ethernet frame data field, and maximum frequency of device clock, which makes it unable (as for xc3s1600) to operate in Gigabit Ethernet networks (Section 6). The presented device can be used as a network data analyzer, a ciphertext detector and a network anomaly detector.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 923-925
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wykorzystanie akceleracji sprzętowej przy implementacji metryk podobieństwa tekstów
    The use of a hardware accelerator for implementation of text resemblance metrics
    Autorzy:
    Iwanecki, Ł.
    Koryciak, S.
    Dąbrowska-Boruch, A.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/157430.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    akceleracja sprzętowa
    FPGA
    ARM
    klasyfikacja tekstu
    hardware acceleration
    text classification
    Opis:
    Artykuł opisuje badania na temat klasyfikatorów tekstów. Zadanie polegało na zaprojektowaniu akceleratora sprzętowego, który przyspieszyłby proces klasyfikacji tekstów pod względem znaczeniowym. Projekt został podzielony na dwie części. Celem części pierwszej było zaproponowanie sprzętowej implementacji algorytmu realizującego metrykę do obliczania podobieństwa dokumentów. W drugiej części zaprojektowany został cały systemem akceleratora sprzętowego. Kolejnym etapem projektowym jest integracja modelu metryki z system akceleracji.
    The aim of this project is to propose a hardware accelerating system to improve the text categorization process. Text categorization is a task of categorizing electronic documents into the predefined groups, based on the content. This process is complex and requires a high performance computing system and a big number of comparisons. In this document, there is suggested a method to improve the text categorization using the FPGA technology. The main disadvantage of common processing systems is that they are single-threaded – it is possible to execute only one instruction per a single time unit. The FPGA technology improves concurrence. In this case, hundreds of big numbers may be compared in one clock cycle. The whole project is divided into two independent parts. Firstly, a hardware model of the required metrics is implemented. There are two useful metrics to compute a distance between two texts. Both of them are shown as equations (1) and (2). These formulas are similar to each other and the only difference is the denominator. This part results in two hardware models of the presented metrics. The main purpose of the second part of the project is to design a hardware accelerating system. The system is based on a Xilinx Zynq device. It consists of a Cortex-A9 ARM processor, a DMA controller and a dedicated IP Core with the accelerator. The block diagram of the system is presented in Fig.4. The DMA controller provides duplex transmission from the DDR3 memory to the accelerating unit omitting a CPU. The project is still in development. The last step is to integrate the hardware metrics model with the accelerating system.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 426-428
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-5 z 5

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies