Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "digital to analog converter" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-3 z 3
    Tytuł:
    Low-power open loop multiply-by-two amplifier with gain-accuracy improved by local-feedback
    Autorzy:
    Gama, R.
    Galhardo, A.
    Goes, J.
    Paulino, R.
    Neves, R.
    Horta, N.
    Powiązania:
    https://bibliotekanauki.pl/articles/397851.pdf
    Data publikacji:
    2010
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    ADC
    przetwornik analogowo-cyfrowy
    pomnożyć przez dwa
    mała moc
    przepustowy czas
    pozyskiwanie dokładności
    ADC (analog to digital converter)
    multiply by two
    low power
    time interleaved
    gain accuracy
    Opis:
    This paper proposes the complete electrical design of a new multiply-by-two amplifier to be readily used in ultra high-speed medium resolution pipeline ADC stages. It is based in a switched-capacitor open-loop structure but with the novelty of having the gain accuracy improved by using an active amplifier with local feedback. Simulation results demonstrate that, with a very low-power dissipation and without employing any digital self-calibration or gain-control techniques, the circuit exhibits, over PVT corner and device mismatches, a dynamic performance and a gain-accuracy compatible with 6-bit level.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2010, 1, 1; 19-24
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A 1.67 pJ/Conversion-step 8-bit SAR-Flash ADC Architecture in 90-nm CMOS Technology
    Autorzy:
    Khatak, Anil
    Kumar, Manoj
    Dhull, Sanjeev
    Powiązania:
    https://bibliotekanauki.pl/articles/1844527.pdf
    Data publikacji:
    2021
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    analog to digital converter
    ADC
    successive approximation register (SAR)
    common mode current feedback gain boosting
    CMFD-GB
    residue amplifier
    RA
    spurious free dynamic range
    SFDR
    integral nonlinearity
    INL
    differential nonlinearity
    DNL
    Opis:
    A novice advanced architecture of 8-bit analog to digital converter is introduced and analyzed in this paper. The structure of proposed ADC is based on the sub-ranging ADC architecture in which a 4-bit resolution flash-ADC is utilized. The proposed ADC architecture is designed by employing a comparator which is equipped with common mode current feedback and gain boosting technique (CMFD-GB) and a residue amplifier. The proposed 8 bits ADC structure can achieve the speed of 140 mega-samples per second. The proposed ADC architecture is designed at a resolution of 8 bits at 10 MHz sampling frequency. DNL and INL values of the proposed design are -0.94/1.22 and -1.19/1.19 respectively. The ADC design dissipates a power of 1.24 mW with the conversion speed of 0.98 ns. The magnitude of SFDR and SNR from the simulations at Nyquist input is 39.77 and 35.62 decibel respectively. Simulations are performed on a SPICE based tool in 90 nm CMOS technology. The comparison shows better performance for this proposed ADC design in comparison to other ADC architectures regarding speed, resolution and power consumption.
    Źródło:
    International Journal of Electronics and Telecommunications; 2021, 67, 3; 347-354
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Sampling Jitter in Audio A/D Converters
    Autorzy:
    Kulka, Z.
    Powiązania:
    https://bibliotekanauki.pl/articles/177046.pdf
    Data publikacji:
    2011
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    analog-to-digital converter
    ADC
    successive approximation register (SAR)
    sigma-delta ADC
    sample-and-hold circuit
    DT sigma delta modulator
    CT sigma delta modulator
    time jitter
    aperture jitter
    clock jitter
    periodic clock jitter
    signal-to-noise ratio (SNR)
    Opis:
    This paper provides an overview of the effects of timing jitter in audio sampling analog-to-digital converters (ADCs), i.e. PCM (conventional or Nyquist sampling) ADCs and sigma-delta (ΣΔ) ADCs. Jitter in a digital audio is often defined as short- term fluctuations of the sampling instants of a digital signal from their ideal positions in time. The influence of the jitter increases particularly with the improvements in both resolution and sampling rate of today’s audio ADCs. At higher frequencies of the input signals the sampling jitter becomes a dominant factor in limiting the ADCs performance in terms of signal-to-noise ratio (SNR) and dynamic range (DR).
    Źródło:
    Archives of Acoustics; 2011, 36, 4; 831-849
    0137-5075
    Pojawia się w:
    Archives of Acoustics
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-3 z 3

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies