Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Error Detection" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-4 z 4
    Tytuł:
    Analysis and detection of errors in hash function HaF-256
    Analiza i detekcja błędów w funkcji skrótu HaF-256
    Autorzy:
    Idzikowska, E.
    Powiązania:
    https://bibliotekanauki.pl/articles/153722.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    funkcja skrótu
    HaF-256
    współbieżne wykrywanie błędów
    DWC
    hash function
    concurrent error detection
    Opis:
    HaF-256 (Hash Function) is a dedicated cryptographic hash function considered for verification of the data integrity. It is suitable for both software and hardware implementation. HaF has an iterative structure. This implies that even a single transient error at any stage of the hash value computation results in a large number of errors in the final hash value. Hence, detection of errors becomes a key design issue. Concurrent checking of cryptographic chips has also a great potential for detecting faults injected into a cryptographic chip to break the key. In this paper the propagation of errors in the VHDL model of HaF-256 is shown, and then the error detection scheme based on hardware duplication is proposed and analysed. There was achieved 100% fault coverage in the case of single and multiple, transient and permanent bit flip faults.
    Funkcja skrótu HaF-256 jest funkcją kryptograficzną używaną do kontroli integralności danych. Jej implementacja może być zarówno programowa jak i sprzętowa. HaF ma strukturę iteracyjną. Sprawia to, że nawet pojedynczy, przemijający błąd wprowadzony w dowolnym miejscu cyklu obliczeniowego skutkuje dużą liczbą błędów w wyznaczonej wartości skrótu. Celowe wprowadzanie błędów to jeden z możliwych ataków na funkcje kryptograficzne, stąd współbieżne wykrywanie błędów to jeden ze sposobów przeciwstawiania się tym atakom. W pracy pokazana została propagacja błędów w modelu VHDL funkcji skrótu HaF-256. Następnie zaproponowano zabezpieczenie elementarnych operacji tej funkcji poprzez ich duplikację i porównywanie wyników. Badania symulacyjne zaproponowanego zabezpieczenia wykonano za pomocą symulatora Active-HDL firmy Aldec. Badano skuteczność zabezpieczeń dla błędów stałych i przemijających a także dla błędów pojedynczych i wielokrotnych. W badaniach uwzględniano dwa modele błędów. Jeden polegający na przyjmowaniu przez ścieżkę stałej wartości 1 lub 0 (stuck-at-0/1 fault) drugi na przyjmowaniu przez ścieżkę wartości przeciwnej do zadanej (bit flip fault). Uzyskane wyniki pozwoliły stwierdzić, że błędy polegające zmianie wartości na przeciwną zostały wykryte w 100%. Dotyczy to zarówno błędów pojedynczych jak i wielokrotnych a także stałych i przemijających. Wykrywalność błędów typu sklejenie ze stałą wartością 0 lub 1 jest niższa i została przedstawiona w pracy.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 11, 11; 1376-1379
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    CED for S-boxes of symmetric block ciphers
    Współbieżne wykrywanie błędów w S-blokach symetrycznych szyfratorów blokowych
    Autorzy:
    Idzikowska, E.
    Powiązania:
    https://bibliotekanauki.pl/articles/158286.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    współbieżne wykrywanie błędów
    S-blok
    wykrywanie błędów
    bity parzystości
    inwolucja
    concurrent error detection
    S-box
    fault detection
    parity based CED
    Opis:
    Concurrent Error Detection (CED) techniques based on hardware or time redundancy are widely used to enhance system dependability and to detect fault injection attacks, where faults are injected into chip to break the cryptographic key. In this paper we proposed hardware redundancy CED technique to detection errors in S-boxes of the PP-1 block cipher. Simulation results for single and multiple as well transient and permanent faults are presented and compared against another parity based method and to one of time redundancy method.
    Techniki współbieżnego wykrywania błędów (CED) są szczególnie szeroko stosowane w celu wykrywania błędów w układach kryptograficznych. Związane jest to nie z większym prawdopodobieństwem wystąpienia uszkodzeń lecz z atakami na układy kryptograficzne, polegającymi na celowym wprowadzaniu błędów (side channel attacks). Już w 1997 roku [1, 3, 4] pokazano, ze wprowadzone błędy ułatwiają złamanie kryptosystemów zarówno symetrycznych jak i asymetrycznych. Współbieżne wykrywanie błędów związane jest z wprowadzeniem do układu redundancji sprzętowej lub czasowej ewentualnie jednej i drugiej. W prezentowanym artykule przedstawiono metodę współbieżnego wykrywania błędów w S-blokach symetrycznych szyfratorów blokowych. W metodzie tej wykorzystana została redundancja sprzętowa. S-bloki to istotne elementy szyfratorów, których zadaniem jest ukrycie zależności między tekstem jawnym a kryptogramem i utrudnienie kryptoanalizy liniowej i różnicowej. Do badań wykorzystany został S-blok zaprojektowany dla szyfratora PP-1. Badania symulacyjne pokazały skuteczność wprowadzonych zabezpieczeń. Badano prawdopodobieństwo wykrycia błędów pojedynczych i wielokrotnych a także błędów trwałych i przemijających. Uzyskane wyniki zostały porównane z wynikami uzyskanymi innymi metodami współbieżnego wykrywania błędów, przedstawionymi w [8] i [9].
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 10, 10; 1179-1182
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Sprzętowa implementacja algorytmu detekcji wzorców błędów DCT w hybrydowym algorytmie maskowania błędów transmisji obrazu stałego HECA
    Hardware implementation of DCT error pattern detection module of hybrid error concealment algorithm HECA
    Autorzy:
    Andrzejewski, G.
    Zając, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/158055.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    detekcja wzorców DCT
    maskowanie błędów transmisji
    przetwarzanie danych wizyjnych
    specyfikacja zachowania
    implementacja sprzętowa algorytmu w FPGA
    DCT error detection
    error concealment
    visual data processing
    behaviour specification
    hardware implementation in FPGA
    Opis:
    W artykule przedstawiono wyniki badań nad realizacją sprzętową modułu detekcji wzorców błędów transmisji obrazu stałego. Jest on częścią hybrydowego algorytmu maskowania błędów transmisji HECA. Opisano podstawy działania aparatu analitycznego, algorytm jego działania oraz realizację sprzętową na poziomie behawioralnym. Wyróżniono najistotniejsze bloki implementacyjne, zaprezentowano wyniki syntezy w środowisku Quartus II v.9.1 dla układu FPGA klasy Stratix III EP3SL70 oraz przedyskutowano uzyskane wyniki.
    The paper presents a conception of hardware implementation of DCT pattern detection module of Hybrid Error Concealment Algorithm (HECA) [2]. The research is aimed at implementing a hardware version of the module, using possibilities of parallel operation in FPGA and optimizing the algorithm structure for hardware implementation and performance. Paragraph 1 gives introduction to digital image transmission error concealment. Paragraph 2 presents a structure and operation of the HECA algorithm. The dataflow is presented (Fig. 1.) and the implemented module is identified. Paragraph 3 deals with the mechanism of DCT error pattern occurring [3] and describes a method for detection of such patterns [2]. Paragraph 4 is focused on operation of the error pattern module of HECA in details. There are presented specific features of error patterns for a given DCT block size (Tab. 1) The erroneous block data example is shown in Fig. 2., while the error location storing example is presented in Fig. 3. The operation algorithm for error pattern detection is discussed and presented in Fig. 4. Paragraph 5 describes hardware implementation procedures. The implementation process is presented, the structure of hardware solution is shown (Figs. 5, 6, 7.) and discussed. The hardware resources consumption of the synthesis results is given in Tab. 2. Paragraph 6 contains the conclusion and directions for the future work. The research conclusions are that the DCT error pattern detection algorithm can be successfully implemented in FPGA with acceptable resources consumption. Such an implementation allows performing some of the algorithm elements in parallel, accelerating the operation. The problem is that the data amount tends to be high and it would be recommended to develop more effective notation to store such data in FPGA.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 10, 10; 1123-1126
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Robust fault detection and accommodation of the boiler unit using state space neural networks
    Odporna detekcja i kompensacja uszkodzeń układu zbiornika przepływowego za pomocą sztucznych sieci neuronwych w przestrzeni stanów
    Autorzy:
    Czajkowski, A.
    Patan, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/153742.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    model neuronowy w przestrzeni stanów
    niepewność
    modelowanie błędu modelu
    detekcja i kompensacja uszkodzeń
    układ walczaka
    state space neural networks
    uncertainty
    model error modelling
    fault detection and accommodation
    boiler unit
    Opis:
    The paper deals with application of state space neural network models to fault detection and accommodation of a boiler unit. The work describes two aspects. The first one is the fault detection. In this paper three methods for fault diagnosis, namely: simple and adaptive threshold as well as more robust method which is model error modelling, are described and compared. The second part of the paper presents the approach to fault accommodation based on the so-called instantaneous linearization of the already trained nonlinear state space model of the system. With the obtained linear model it is possible to derive a new control law of the boiler unit in order to eliminate the fault effect in the case of faults. All data used in experiments are collected from the boiler unit simulator implemented in Matlab/Simulink.
    Artykuł dotyczy zastosowania modelu sztucznej sieci neuronowej w przestrzeni stanów do wykrywania i kompensacji uszkodzeń w układzie sterowania zbiornikiem przepływowym. Do wykrycia uszkodzenia zostały zaproponowane i doświadczalnie przetestowane trzy metody. Dwie pierwsze metody czyli progowanie proste oraz adaptacyjne polegają na obserwacji sygnału residuum i podejmowaniu decyzji przy przekroczeniu zadanego dopuszczalnego progu przez wartość tego sygnału. Trzecia metoda opiera się na zastosowaniu dodatkowego modelu dynamicznego do modelowania błędu modelu podstawowego w celu określenia zakresu niepewności jego pracy. W przypadku przekroczenia tego zakresu, można uznać, że wystąpiło uszkodzenie. Drugim podjętym przez autorów tematem jest problem kompensacji wykrytego uszkodzenia. W pracy opisuje się podejście oparte na tzw. chwilowej linearyzacji nauczonego w trybie off-line nieliniowego modelu systemu. Na podstawie zlinearyzowanego modelu możliwe jest wyznaczenie nowego prawa sterowania w celu wyeliminowania wpływu uszkodzenia w przypadku wystąpienia awarii. Wszystkie dane wykorzystywane do celów doświadczalnych są zbierane z symulatora zbiornika zrealizowanego w pakiecie Matlab/Simulink.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 11, 11; 1428-1435
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-4 z 4

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies