Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "CMOS" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-8 z 8
    Tytuł:
    Realizacje układów odwracalnych w technologiach półprzewodnikowych
    Implementation of reversible circuits in semiconductor technologies
    Autorzy:
    Szyprowski, M.
    Kerntopf, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/155006.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy odwracalne
    układy CMOS
    reversible circuits
    CMOS circuits
    Opis:
    Dziedzina syntezy odwracalnych układów logicznych jest rozwijana bardzo intensywnie. Zaproponowane zostały nawet konstrukcje układów odwracalnych z klasycznych elementów półprzewodnikowych. Wykazują one szereg zalet, m.in. mogą być stosowane jako układy o bardzo małym poborze mocy lub są w stanie realizować pewne klasy algorytmów obliczeń kwantowych. W poniższym referacie przedstawiamy przegląd rozwiązań realizacji układów odwracalnych z wykorzystywaniem klasycznych elementów półprzewodnikowych.
    Synthesis of reversible functions (i.e. bijective mappings) is an emerging research area. It is mainly motivated by advances in quantum computing and application of reversible circuits to quantum computing. However, some research has also been done in the area of implementation of reversible circuits in classic semiconductor technologies. Such circuits, built mainly from CMOS transistors, reveal their advantages. They can be successfully applied to the area of low power design. Recently, more attention has also been given to such circuits as they can also be used to implement some classes of quantum algorithms and take the advantage of quantum computing to stretch the limits of the classical computation paradigms. This paper gives an overview of the present advances in the field of reversible circuits built in semiconductor technologies. It describes reversible circuits built from CMOS transistor based switching networks and principles of adiabatic circuits. The last part of the paper presents the foundation of quantum computatiosn that can be realized by reversible circuits with asynchronous feedback.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 911-913
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Projekt kompensacyjnego przetwornika analogowo-cyfrowego dla potrzeb wielokanałowych układów w technologii submikronowej
    Project of successive approximation analog-to-digital converter for multichannel circuits in submicron technology
    Autorzy:
    Otfinowski, P.
    Zaziąbł, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/158172.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    przetwornik analogowo-cyfrowy z równoważeniem ładunku
    klucze CMOS
    analog-to-digital converter
    charge redistribution
    successive approximation
    CMOS switch
    Opis:
    W pracy zaprezentowano projekt scalonego przetwornika analogowo-cyfrowego wykonany w technologii UMC CMOS 180nm. Przedstawiono rozwiązanie pozwalające na znaczące zmniejszenie powierzchni zajmowanej przez układ poprzez dodanie pomocniczego przetwornika C/A. Zostało przybliżone także zagadnienie odpowiedniego doboru kluczy w układach z przełączanymi pojemnościami. Ostatecznie zaprezentowany układ cechuje się szybkością konwersji wynoszącą 3 MS/s przy poborze mocy 225 žW oraz bardzo niską nieliniowością.
    The dynamic progress in the domain of applications involving X rays demands more sophisticated circuits for acquisition and processing of signals from the silicon detectors. This paper presents a design of an integrated analog-to-digital converter dedicated to multichannel silicon detector readout circuits. The successive approximation with charge redistribution architecture was proposed. In order to reduce the total chip area, the DAC was split into two blocks. The capacitor array used as a primary DAC and also as a sampling circuit. As a secondary DAC, the resistive voltage divider was introduced. This solution allowed reducing the total DAC area by the factor of 6, maintaining the same output voltage accuracy. The CMOS switches are described in detail, as they play important role in the switch capacitor circuits, affecting both the speed and accuracy of the primary capacitive DAC. A synchronous regenerative latch is used as a comparator. The ADC is implemented in UMC CMOS 180nm technology. The designed ADC is able to achieve conversion rates of 3 MS/s at 225 žW. The final simulation results show also low nonlinearity of the presented circuit.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 10, 10; 1209-1212
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Pomiar wzmocnienia napięciowego scalonych wzmacniaczy operacyjnych CMOS w zakresie temperatur od 4,2 K do 300 K
    Open loop gain measurement of CMOS Operational Amplifiers of range from 4,2 K to 300 K
    Autorzy:
    Pająkowski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/152165.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    wzmacniacze operacyjne
    niskie temperatury
    CMOS
    operational amplifiers
    low temperatures
    Opis:
    W artykule opisane jest badanie wzmacniaczy operacyjnych CMOS w zakresie temperatur od 4,2 K do 300 K. Charakterystyczną cechą wzmacniaczy operacyjnych CMOS jest histereza wejściowego napięcia niezrównoważenia dla pracy wzmacniacza przy otwartej pętli sprzężenia zwrotnego. W artykule opisany jest sposób, który pomimo istnienia histerezy wejściowego napięcia niezrównoważenia, pozwala na wykonanie pomiarów wzmocnienia napięciowego wzmacniaczy operacyjnych CMOS.
    The article describes study of the CMOS operational amplifiers within the temperatures ranging from 4,2 K to 300 K. The characteristic feature of CMOS operational amplifiers is hysteresis of input offset voltage for performance of amplifiers with open loop feedback. The method presented allows conducting measurements of voltage gain of CMOS operational amplifiers despite this hysteresis.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 6, 6; 371-373
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Scalony szerokopasmowy nadajnik dla systemu bezprzewodowej rejestracji potencjałów neuronowych
    Integrated wideband transmitter for neural recording applications
    Autorzy:
    Turcza, P.
    Młynarczyk, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/153546.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    telemetria
    pomiary neurobiologiczne
    zintegrowane układy scalone
    CMOS
    telemetry
    neural recording systems
    Opis:
    W artykule przedstawiono projekt scalonego szerokopasmowego nadajnika dla systemu bezprzewodowej rejestracji potencjałów neuronowych. Prezentowany nadajnik został zaimplementowany w technologii CMOS 180 nm i pracuje w paśmie 4 GHz z modulacją OOK. Maksymalna oferowana szybkość transmisji sięga 80 Mb/s. Średni pobór mocy, przy szybkości transmisji 20 Mbit/s i zasięgu 4 m wynosi 1,8 mW. Struktura nadajnika zajmuje powierzchnie 0,4 x 0,75 mm2, na której oprócz elementów aktywnych mieszczą się cewki obwodu rezonansowego generatora LC i wzmacniacza RF. Napięcie zasilania układu wynosi od 1,5 V do 1,8 V, co pozwala na zasilanie nadajnika z jednej baterii pastylkowej. Układ sterujący nadajnika zaimplementowano w ultra niskomocowym układzie FPGA firmy Silicon Blue. Zawiera on kodera FEC, moduł przeplotu danych oraz kontroli mocy transmisji.
    The paper presents a low power integrated wideband telemetry system for neural recording. The presented system operates in 4 GHz band. It makes use of OOK modulation and offers very high data rate, up to 80 Mbits/s. The proposed system (Fig. 1) consists of an FPGA based controller and an an RF transmitter. The controller implements an FEC encoder, a bit interleaver, a scrambler and a pulse generator driving the RF transmitter. The FEC encoder is based on a bit-serial (233, 255) Reed-Solomon encoder. The scrambler is responsible for producing appropriate numbers of transitions in the transmitted signal to facilitate bit syn-chronization in the receiver. The RF transmitter was implemented in 180 nm CMOS process with an area of 0.4 x 0.75 mm2. It consumes 1.8 mW operating with the 20 Mbits/s data rate and the transmission range set to 4 m. All of the inductors were integrated on the transmit-ter silicon die, so the only external components are power supply bypass capacitors. For the experimental tests of the presented system a dedicated ultra wide-band antenna was designed on a 0.813 mm microwave substrate (Fig. 7). The radiating element (top layer) has dimensions of roughly 16 x 15 mm and the ground plane dimensions are 16 x 12 mm (bottom layer). The antenna features a very wide impedance band-width of 2.45 GHz (reflection coefficient below -10 dB) and operates in the frequency range 3.30 to 5.75 GHz. The antenna gain at the intended center frequency of the system, i.e. 4 GHz, is 2 dBi and VSWR is below 1.2. The accompa-nying receiver makes use of an AD8318 logarithmic detector.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 3, 3; 231-234
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Projekt scalonego wzmacniacza ładunkowego na potrzeby przetwarzania typu Time-over-Threshold
    Design of the integrated charge-sensitive amplifier for the Time-over-Threshold based processing
    Autorzy:
    Kasiński, K.
    Szczygieł, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/157771.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układ scalony
    technologia CMOS
    krzemowy detektor paskowy Time-over-Threshold
    wzmacniacz ładunkowy
    integrated circuit
    CMOS technology
    silicon strip detector
    Time-over-Threshold
    charge sensitive amplifier
    CSA
    Opis:
    Praca przedstawia projekt scalonego wzmacniacza ładunkowego zaprojektowanego dla aplikacji w układzie do odczytu detektorów paskowych w eksperymencie fizyki wysokich energii wykorzystującego przetwarzanie typu Time-over-Threshold. Zastosowane rozwiązania zostały zapożyczone z układów pikselowych. Projekt wykonano dla technologii United Microelectronics Corporation 180 nm. Zaprojektowany wzmacniacz charakteryzuje się niskim poborem mocy, niskimi szumami a także bardzo szerokim zakresem liniowej pracy zachowując swoje właściwości dla obu polarności ładunków wejściowych.
    New High Energy Physics experiments require new and better solutions for the detector readout systems. This paper presents the project of the charge sensitive amplifier (CSA) for the silicon strip detector readout chip implementing the Wilkinson-type analog to digital converter (called also Time-over-Threshold processing). This allows to implement the reasonable resolution and speed ADC in each channel while keeping the overall power consumption low. This is due to the fact that the information about the input charge is kept in the CSA output pulse length and can be then easily converted to digital domain. It has been designed for the UMC (United Micro-electronics Corporation) 180nm technology and should fit into 50 Μm pitch channel slot. Some solutions were adapted from the pixel-oriented integrated circuits and are optimized for much higher detec-tor capacitances. Presented charge sensitive amplifier shows very high dynamic range - much higher than required 0-16 fC. The dynamic range is not limited by the dynamic range of the amplifier itself which is a feature of the implemented discharge circuit. The processing chain has an ability to operate for both holes and electrons while keeping the low power consumption (625 ΜW) and low noise (720 e- at 30 pF detector capacitance). The paper presents the simulation-based performance of the circuit.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 9, 9; 1043-1046
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Analizy symulacyjne układów stymulacyjnych pod kątem wykorzystania w wielokanałowych układach scalonych
    Simulation analysis of stimulation circuits for implantable multichannel integrated circuits
    Autorzy:
    Kmon, P.
    Drozd, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/155529.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    stymulacja elektryczna
    układy wielokanałowe
    układy ASIC
    CMOS
    electrical stimulation
    multichannel circuits
    ASIC
    Opis:
    W artykule dokonano przeglądu elektronicznych układów stymulacyjnych stosowanych do elektrycznej stymulacji komórek nerwowych. Pod uwagę brane były krytyczne parametry tych bloków w kontekście ich planowanej implementacji w wielokanałowym układzie scalonym. Są to m.in. rozrzuty prądów stymulacyjnych, pobór mocy tych układów, stopień komplikacji układowej czy też zajętość powierzchni krzemu. Przedstawione są podstawowe parametry i wymagania dotyczące układów stymulacyjnych oraz wyniki symulacyjne trzech powszechnie stosowanych architektur zaimplementowanych w technologii CMOS 180nm.
    The paper presents a review of stimulation circuits dedicated to multichannel implantable electrical stimulation of large population of neuronal cells. We take into account the main requirements of such circuits, i.e. spread of generated stimulation impulses from channel to channel, power and area consumption and architecture complexity. The paper contains analysis of the main problems that may be encountered while designing current sources able to both generating currents in a broad range and satisfying requirements referring to its output resistance, low output voltage, and uniformity of generated currents. Three most popular architectures of current stimulators are taken into consideration: solution with two independently controlled positive and negative currents and two solutions where one of the currents is generated as the copy of the second one. Simulations were carried out with use of the Cadence environment and the CMOS 180nm process was taken into account. The simulation results followed by the conclusions are presented at the end of the paper.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 3, 3; 243-246
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wielokanałowy układ scalony do złożonych eksperymentów neurobiologicznych
    Multichannel integrated circuit for complex neurobiology experiments
    Autorzy:
    Kmon, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/154859.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    wielokanałowe układy scalone
    eksperymenty neurobiologiczne
    układy pikselowe
    CMOS
    multichannel integrated circuits
    neurobiological experiments
    pixel circuits
    Opis:
    Praca zawiera opis projektu oraz rezultaty pomiarów 8-kanałowego układu scalonego przeznaczonego do rejestracji szerokiej gamy sygnałów neurobiologicznych. Układ został wykonany w submikronowej technologii CMOS 180nm. Pojedynczy kanał pomiarowy jest zasilany napięciem š0.9V, pobiera 11 žW mocy i zajmuje 0.06 mm2 powierzchni. Każdy z torów odczytowych jest wyposażony w cyfrowe rejestry konfiguracyjne pozwalające na niezależną kontrolę wzmocnienia napięciowego czy też dolnej i górnej częstotliwości granicznej. Dzięki tym rejestrom użytkownik ma możliwość ustawienia dolnej częstotliwości granicznej w zakresie 0.3 Hz - 900 Hz zaś górna częstotliwość graniczna może być ustawiona skokowo na wartość 280 Hz lub 9 kHz. Wzmocnienie napięciowe może być ustawione na wartość 260 V/V lub 1000 V/V. Wejściowe szumy napięciowe dla ustawionego pasma częstotliwościowego 1 Hz - 9 kHz wynoszą 5 žVRMS.
    This paper presents a low noise, low power electronic chip comprising 8-channels of neural recording amplifiers that occupy very small silicon area and are suitable to integrate with multielectrode arrays in cortical implants where power, area and low input referred noise are very severe restrictions. The author analyses the main problems existing in neural recording systems processed in modern submicron technologies and introduces methods allowing avoiding them. There are also presented the design and measurement results of this chip. Each recording channel is equipped with a control register that enables setting the main chip parameters independently in each recording site. Thanks to this functionality, a user is capable to set the lower cut-off frequency in the 0.3 Hz - 900 Hz range, the upper cut-off frequency can be switched either to 280 Hz or 9 kHz, while the voltage gain can be set either to 260 V/V or 1000 V/V. A single recording channel is supplied from š0.9V, consumes only 11 žW of power, and its input referred noise is equal to 5 žV for 1 Hz - 9 kHz bandwidth. The chip parameters presented in this paper make it a good candidate for using in modern multichannel pixel 3-D neurobiology applications.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 4, 4; 376-378
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Niskonapięciowe analogowe bloki funkcjonalne realizowane w oparciu o inwertery CMOS
    Lov-Voltage Analog Functional Blocks Based on CMOS Inverters
    Autorzy:
    Kuta, S.
    Machowski, W.
    Jasielski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/154213.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    CMOS
    analogowe bloki funkcjonalne
    układy mieszane
    układy niskonapięciowe
    Analog Building Blocks
    mixed mode
    low voltage
    Opis:
    W artykule opisano wybrane rozwiązania układowe liniowych i nieliniowych niskonapięciowych analogowych bloków funkcjonalnych zrealizowanych w oparciu o inwertery CMOS (lub ich niewielkie modyfikacje). Rozwiązania te charakteryzują się tym, że w obwodzie zasilania występuje zawsze stos dwóch komplementarnych tranzystorów MOS, zatem są to układy pozwalające na stosowanie najniższych z możliwych napięć zasilających - takich samych jak układy cyfrowe. Podano przykłady syntezy filtrów czasu ciągłego w trybie prądowym (C-Gm) o dowolnych transmitancjach, wzmacniaczy operacyjnych ze sprzężeniem prądowym, konwejerów prądowych drugiej i trzeciej generacji oraz przedstawiono najbardziej reprezentatywny i uniwersalny układ nieliniowy - czteroćwiartkowy układ mnożący. Symulacje przeprowadzono w programie SPICE dla modelu BSIM3v3 w technologii 0,35um z AMS.
    The paper describes the CMOS implementation of low-voltage linear and non-linear elementary analog circuit blocks realized on inverters (eventually their very small modifications). The characteristic feature of presented circuit solutions is only two transistor stacks in-between supply rails, therefore the circuits in question are suited for the lowest possible supply and are simultaneously fully compatibile with digital part. A synthesis procedure for continuous time analog filters with arbitrary characteristics, current feedback amplifiers as well as second and third generation current conveyors is presented. The most representative and versatile nonlinear circuit block - a four-quadrant multiplier has also been constructed using inverter-like circuit elements. SPICE simulation results for 0.35 um process parameters from AMS are presented.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 3, 3; 70-77
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-8 z 8

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies