Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Diagrams" wg kryterium: Wszystkie pola

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 17
Tytuł:
Diagramy aktywności UML w projektowaniu rekonfigurowalnych sterowników logicznych
UML activity diagrams in design of reconfigurable logic controllers
Autorzy:
Grobelny, M.
Grobelna, I.
Powiązania:
https://bibliotekanauki.pl/articles/156715.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
specyfikacja behawioralna
rekonfigurowalny sterownik logiczny
UML
diagramy aktywności
behavioural specification
activity diagrams
Opis:
Artykuł przedstawia sposób reprezentacji behawioralnej sterownika logicznego przy wykorzystaniu diagramów aktywności języka UML. Zaproponowane zostało zastosowanie diagramów aktywności do projektowania rekonfigurowalnych sterowników logicznych, a dokładnie do opisu zachowania sterownika logicznego podczas pracy. Do tego celu został dostosowany zbiór elementów diagramów aktywności w celu umożliwienia efektywnego modelowania behawioralnego. Rozważane jest także wykorzystanie hierarchicznych możliwości diagramów aktywności do częściowej rekonfiguracji
The paper focuses on behavioural representation of a logic controller with usage of UML activity diagrams. There is shown a subset of UML activity diagram elements sufficient to present logic controller behaviour simultaneously suitable for automatic synthesis with use of hardware description languages. After short introduction (Section 1) to the topic, UML activity diagrams as a specification technique are presented (Section 2). Additionally, there is described a subset of elements (Tab.1) of the discussed specification techniques fulfilling behavioural modelling requirements of a reconfigurable logic controller. Specification possibilities are given using sample control process of preparing the exact amount of liquid in two tanks (Section 3). The real model of the process is shown in Fig. 1. One of the possible behavioural specifications with use of UML activity diagrams is depicted in Fig. 2. This is a representation of the considered action state concept specification techniques in version 1.x. The other possibility is to specify a process with use of elementary system actions (Fig. 3), which is characteristic of the UML activity diagrams version 2.x. Fig. 4, on the other hand, shows signal based specification which is suitable for automatic hardware description language code generation (e.g. VHDL). Furthermore, Section 4 describes possibilities of using hierarchical aspects of activity diagrams to prepare specification for partial reconfiguration. Finally, Section 5 concludes the paper.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 596-598
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Transformacja diagramów aktywności UML 2.0 do sieci Petriego w systemach sterowania binarnego
Transformation of UML 2.0 activity diagrams into Petri nets in binary control systems
Autorzy:
Grobelny, M.
Powiązania:
https://bibliotekanauki.pl/articles/154189.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
diagramy aktywności UML 2.0
sieci Petriego
UML 2.0 activity diagrams
Petri nets
Opis:
Artykuł zawiera omówienie oraz porównanie dwóch formalnych metod specyfikacji behawioralnej systemów osadzonych - diagramów aktywności języka UML 2.0 oraz sieci Petriego. Przedstawione są podobieństwa oraz różnice pomiędzy nimi. Poruszone jest zagadnienie transformacji pomiędzy dwoma wymienionymi technikami specyfikacji wraz z obrazującym ten proces przykładem. Uwzględniono także problem nadmiarowości sieci Petriego po bezpośredniej transformacji i wynikającą z tego konieczność redukcji miejsc i tranzycji przy zachowaniu jednoznaczności obu diagramów. Artykuł podzielony jest następująco. Rozdział 2 zawiera wprowa-dzenie do diagramów aktywności w UML 2.0. Rozdział 3 przedstawia sieci Petriego. Rozdział 4 porównuje obie metody specyfikacji - diagramy aktywności oraz sieci Petriego. Rozdział 5 porusza zagadnienie transformacji pomiędzy dwoma omawianymi technikami. Rozdział 6 zawiera podsumowanie wcześniejszych rozdziałów oraz wnioski.
The paper presents and compares two formal behavioural specification methods of embedded systems [1] - activity diagrams of UML specification language [2, 3, 4, 13, 14] and Petri nets [9, 15]. Similarities and differences as well as the aspect of transformation between both specification techniques are concerned. The transformation is explained on the example of a sample control process shown in Fig. 1. Fig. 2 presents the specification using UML activity diagram. The problem of redundant places and transitions after direct transformation from the activity diagram into the Petri net is dealt with. The Petri net after transformation is shown in Fig. 3 (a), while the reduced diagram - in Fig. 3 (b). The paper is divided into sections. Section 1 contains introduction to the topic of embedded system specification techniques. Section 2 presents UML 2.0 activity diagrams with their basic elements. Petri nets and their syntactic are described in Section 3. Section 4 focuses on comparison of both techniques by means of embedded control systems (see [12] for more details). The transformation problem is considered in Section 5. Section 6 summarises and concludes the paper.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 498-500
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Diagramy aktywności języka UML i sieci Petriego w systemach sterowania binarnego - od transformacji do weryfikacji
UML activity diagrams and Petri nets in binary control systems - from transformation to verification
Autorzy:
Grobelny, M.
Grobelna, I.
Powiązania:
https://bibliotekanauki.pl/articles/158260.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
diagramy aktywności UML
sieci Petriego
weryfikacja modelowa
UML activity diagrams
Petri nets
model checking
Opis:
Język UML jest technologią powszechnie stosowaną w świecie naukowym oraz w przemyśle. Sieci Petriego są modelem matematycznym ogólnego zastosowania ugruntowanym od wielu lat. Obie te techniki doskonale nadają się do specyfikacji procesów sterowania. Jednakże jako odmienne, każda z nich posiada unikatowe właściwości. Technika weryfikacji modelowej jest jedną z metod formalnej weryfikacji specyfikacji pozwalającą na zdiagnozowanie błędów w specyfikacji wymagań albo w opisie modelu. Artykuł przedstawia metodę transformacji pomiędzy obiema wymienionymi technikami specyfikacji w celu formalnej weryfikacji projektu sterowania opisanego w języku UML.
Unified Modeling Language (UML) [1-3, 5, 6-8] is commonly used in scientific and industrial world. Petri nets [9] are mathematical model used for a long period of time. Both techniques are well suited for control processes specification. However, they are quite different. Each technique has its own unique properties. Model checking technique [14-17] is one of formal verification methods [18] for specifications. It allows detecting errors either in requirements specification or in model description. The paper presents the method for transformation between both mentioned specification techniques - from UML activity diagram (Fig. 1) to Petri net (Fig. 4), using some defined rules [10, 11]. Mapping of particular elements is presented in Table 1. Petri net after direct transformation may include redundant places which can be after-wards removed. Then, it is possible to formally verify control process described in UML. The proposed model checker tool is NuSMV [20]. NuSMV (Fig. 5) compares model description (Fig. 6 - 8) and requirements (Fig. 9) which have to be fulfilled. The requirements are defined using temporal logic. If a specified requirement may not be fulfilled, appropriate counterexamples are generated (Fig. 10) which allow detecting an error source. Then, the specification can be corrected and model checking process can start again, sometimes including only the particular part of a designed system.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 10, 10; 1154-1158
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Odwzorowanie hierarchicznych interpretowanych sieci Petriego sterowania z makromiejscami w diagramach aktywności UML
Mapping of hierarchical control interpreted Petri nets with macroplaces in UML activity diagrams
Autorzy:
Grobelny, M.
Powiązania:
https://bibliotekanauki.pl/articles/153447.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
UML
diagramy aktywności
interpretowane sieci Petriego sterowania
specyfikacja behawioralna
specyfikacja hierarchiczna
activity diagrams
control interpreted Petri nets
behavioural specification
hierarchical specification
Opis:
Artykuł przedstawia metodę odwzorowania hierarchicznych interpretowanych sieci Petriego sterowania z makromiejscami w diagramach aktywności języka UML. Zgodnie z przyjętą zasadą odwzorowania akcji w tranzycjach sieci Petriego nie ma możliwości bezpośredniej graficznej reprezentacji miejsc interpretowanej sieci Petriego sterowania w diagramach UML. Jednocześnie konieczna jest zamiana takich elementów jak wyjścia przypisane do miejsc na aktywację i dezaktywację wyjść przy realizacji tranzycji oraz zamiany makromiejsc w makrotranzycje. Takie postępowanie kom-plikuje cały proces oraz może wprowadzać nieznaczne rozbieżności pomiędzy specyfikacją źródłową i docelową.
The paper presents a method for mapping hierarchical control interpreted Petri nets into activity diagrams of UML. Usage of both specification techniques is possible considering international and multicultural design projects specifying hardware behavioural properties of a control process. Sometimes use of two different modelling techniques can be reasonable. After a short introduction (Section 1), a sample control process and its graphical interpretation using the control interpreted Petri net is described (Section 2). Fig. 1 shows the real model of the considered process of transportation of friable goods, whereas Fig. 2 presents graphical specification of the process with use of the control interpreted Petri net. Fig. 3 shows interpretation of action of UML activity diagrams in Petri nets. Due to no direct representation of the system state in UML activity diagrams, the outputs attached to places have to be exchanged with the outputs activated and deactivated with transitions firings. Sample output replacement scenario is depicted in Fig. 4 and is in details described in Section 3. Fig. 5 presents specification of the deliberated control process with usage of Mealy outputs (after replacement). On the other hand, conversion of macroplaces into macrotransitions is shown in Section 4 with graphical representation after exchange in Fig. 6. Section 5 describes transformation of the prepared Petri net into the activity diagram of UML with the process graphical representation in Fig. 7. Finally, Section 6 concludes the paper.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 6, 6; 506-509
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Problem hierarchii w transformacji diagramów aktywności UML 2.x do sieci Petriego sterowania
Hierarchy problem in transformation of UML 2.x Activity Diagrams into Control Interpreted Petri Nets
Autorzy:
Grobelny, M.
Grobelna, I.
Powiązania:
https://bibliotekanauki.pl/articles/156952.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
diagramy aktywności UML
sieci Petriego sterowania
modelowanie behawioralne
metody formalnej weryfikacji
UML activity diagrams
control Petri nets
behavioral modelling
formal verification methods
Opis:
Proces specyfikacji zachowania odgrywa istotną rolę z powodu określania na tym etapie cech i sposobu funkcjonowania sterownika logicznego. W artykule omówione zostały dwie metody graficznego specyfikowania zachowania sterowników logicznych - diagramy aktywności języka UML 2.x oraz sieci Petriego sterowania. Zaproponowana została metoda transformacji hierarchicznych diagramów aktywności do hierarchicznych sieci Petriego. Dzięki przedstawionej metodzie możliwe jest połączenie zalet obu typów graficznego opisu specyfikacji urządzeń. Dodatkowo, zaproponowana została metoda formalnej weryfikacji hierarchicznej formy specyfikacji umożliwiająca wykrycie potencjalnych błędów na tym wczesnym etapie projektu.
Behavior specification is one of the most important steps in embedded systems design. It plays a significant role because system properties and functionality are specified in this phase. There exist some techniques which can be helpful for a designer. In the paper two methods for graphical specification of logic controller behavioral specification [1, 2, 6], namely UML 2.x activity diagrams [10] and control Petri nets [11], are considered. A novel transformation method for transformation of hierarchical activity diagrams into hierarchical Petri nets is proposed. The presented method allows combining the advantages of both types of graphical system specification. Additionally, a formal verification method for hierarchical specification form is proposed. It enables detecting potential errors at early stage of system development. Hierarchical form of specification is commonly used in design process. Activity diagrams can include complex actions (Fig. 1) which describe some subprocesses. Petri nets also support hierarchy, but it can be realized in two different forms [9] - as macroplaces or macrotransitions (Fig. 2). According to the transformation method from [3, 8], actions in activity diagrams are interpreted as transitions in Petri net. In hierarchical processes by means of Petri nets two elements, macrotransitions (Fig. 3) and macroplaces (Fig. 4), have to be considered. The macroplace (Fig. 5a) can be surrounded by two transitions (Fig. 5b), decomposed (Fig. 5c), and finally compressed to macrotransition (Fig. 5d), then transformed into complex activity in an UML 2.x activity diagram (Fig. 5e). Verification of both considered specification forms [3] allows comparing two versions of the same behavior description. The model checking technique [4] can be used to verify the whole system or a part of it. Partial verification can be used for hierarchical specifications, as the verification process can be performed step by step (Fig. 6).
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 7, 7; 729-732
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Binarne Diagramy Decyzyjne w technologii .NET
Binary Decision Diagrams in .NET Technology
Autorzy:
Łabiak, G.
Makowski, T.
Powiązania:
https://bibliotekanauki.pl/articles/152908.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
BDD
DLL
Platform Invocation Service
NET
C#
.NET
Opis:
W referacie przedstawiono sposób adaptacji istniejącego pakietu BDD (CUDD), napisanego w języku C/C++ dla środowiska UNIX, na platformę .NET. Opracowane przejście opiera się w głównej mierze na wykorzystaniu bibliotek DLL. Uzyskane wyniki potwierdzają dobrą jakość opracowanej transformacji, czego dowodem jest uzyskanie porównywalnego rezultatu dekompozycji funkcji boolowskiej dla funkcji znanych z literatury.
The paper presents a method of implementation of BDD package in .NET platform, originally designed for UNIX operating system. Described transformation consists in using mainly Dynamic Link Library. Obtained results proved its usefulness, what is confirmed by the outcome for literature example of Boolean function decomposition, which turned out to be comparable.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 78-80
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wykorzystanie pseudo-MTBDD w dekompozycji zespołu funkcji
Decomposition of multi-output function based on pseudo-MTBDD
Autorzy:
Opara, A.
Kania, D.
Powiązania:
https://bibliotekanauki.pl/articles/156224.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
binary decision diagrams (BDD)
multi-terminal BDD (MTBDD)
logic synthesis
decomposition
Opis:
W obliczu coraz większej złożoności projektów kluczową rolę odgrywają efektywne algorytmy i struktury danych używane w procesie syntezy. W artykule przedstawiona jest koncepcja reprezentacji liści diagramów o wielu liściach (MTBDD) za pomocą diagramów BDD z wprowadzonymi dodatkowymi zmiennymi. Zabieg taki upraszcza algorytmy dekompozycji prowadzone dla odpowiednich zespołów funkcji.
This paper presents concept of representing multi-terminal binary decision diagram (MTBDD) by BDD diagrams with added special variables. MTBDD represents a set of boolean functions and is decomposed to implement them in typical FPGA devices. Common function relation can be extracted by merging a few single functions into a group represented by MTBDD diagram. There is special approach taken to efficiently perform merging process.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 496-497
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Problemy bezpieczeństwa procesowego w zbiornikowych reaktorach z mieszadłem
Process safety issues in stirred tank reactors
Autorzy:
Lewak, M.
Molga, E.
Powiązania:
https://bibliotekanauki.pl/articles/2070850.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
bezpieczeństwo reaktorów
kryterium bezpieczeństwa
wykresy graniczne
safety of chemical reactors
safety criterion
boundary diagrams
Opis:
Celem prezentowanej pracy było opracowanie i weryfikacja uniwersalnego kryterium bezpiecznej pracy dla reaktora zbiornikowego o działaniu okresowym i półokresowym. Wykonano serię badań doświadczalnych mających na celu wyznaczenie i weryfikację wykresów granicznych, będących podstawą opracowania tego kryterium. Przeprowadzone badania doświadczalne i testy w pełni potwierdziły przydatność oraz dużą niezawodność opracowanego kryterium bezpieczeństwa.
The aim of this study was the elaboration and verification of universal criterion for safe operation of batch and semibatch stirred tank reactors. Series ' of experimental studies were carried out in the RC1 Mettler Toledo reaction calorimeter to determine and verify boundary diagrams on which this criterion is based. The carried out experiments fully confirm applicability and robustness of the elaborated criterion.
Źródło:
Inżynieria i Aparatura Chemiczna; 2010, 1; 65-66
0368-0827
Pojawia się w:
Inżynieria i Aparatura Chemiczna
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Weryfikacja modelowa hierarchicznej specyfikacji sterownika logicznego
Model checking of hierarchical logic controller specification
Autorzy:
Grobelna, I.
Grobelny, M.
Powiązania:
https://bibliotekanauki.pl/articles/153829.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
hierarchia
interpretowane sieci Petriego
diagramy aktywności UML
weryfikacja modelowa
hierarchy
interpreted Petri nets
UML activity diagrams
model checking
Opis:
Specyfikacja zachowania projektowanego urządzenia powinna uwzględniać wszystkie elementy behawioralne. Z uwagi na złożoność projektowanych systemów szczególnie istotną rolę odgrywa możliwość dekompozycji. Z wykorzystaniem hierarchii można podzielić specyfikację na logiczne elementy połączone ze sobą na diagramach wyższego poziomu. W artykule przedstawiono zagadnienia związane z formalną weryfikacją hierarchicznych specyfikacji sterownika logicznego wyrażonych za pomocą interpretowanych sieci Petriego oraz diagramów aktywności języka UML.
Specification of a designed logic controller should include all behavioral aspects. By complex systems design decomposition is especially valuable. Specification can be divided into parts using hierarchy. Logical elements are joined together at higher-level diagrams. The paper focuses on formal verification [1] of logic controller hierarchical specification by means of UML activity diagrams and interpreted Petri nets. Although hierarchy itself is presented in the considered specification techniques in different ways (complex activities by UML activity diagrams and macro-places/ macrotransitions by Petri nets), it is possible to use both techniques together in one project and to transform anytime one diagram into the another [5, 9, 10] (example in Figs. 1 and 2). In the transformation process, UML activity diagram actions correspond to Petri net transitions [7, 8]. Model checking [2, 3] of hierarchical specification can be performed step by step, e.g. by means of the NuSMV tool [11]. Rule-based specification (based on a Petri net) can be checked against behavioral properties [12, 13] expressed by temporal logic formulas [4]. Macroplaces can be verified separately (Fig. 3 considering local properties) and/or concurrently (Fig. 4, Fig. 5 considering mutual correlation and global properties). Next, the whole Petri net with macroplaces can be checked (Fig. 6). Sometimes it is convenient to verify a complete net (not hierarchical), like in [14]. Formal verification of specification can significantly increase its quality, and the support for hierarchy simplifies complex systems verification.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 796-798
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Specyfikacja behawioralna dla rekonfigurowalnych sterowników logicznych z wykorzystaniem diagramów maszyny stanowej z języka UML 2.0
A behavioral specification for reconfigurable logic controllers using UML 2.0 state machine diagrams
Autorzy:
Bazydło, G.
Powiązania:
https://bibliotekanauki.pl/articles/152665.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
UML
specyfikacja behawioralna
statechart
behavioral specification
Opis:
Język UML to graficzny język do obrazowania, specyfikowania, tworzenia i dokumentowania szeroko pojętych systemów informatycznych. Jego obecna wersja 2.0 wprowadziła wiele zmian, także w diagramach stanów, które teraz nazywają się diagramami maszyny stanowej. W referacie przedstawiono nietypowe wykorzystanie diagramów maszyny stanowej, bo do modelowania programów dla rekonfigurowalnych sterowników logicznych (specyfikacja behawioralna). Na początku referatu krótko zdefiniowano sterownik logiczny, a następnie omówiono opracowaną metodę jego specyfikacji z wykorzystaniem diagramów maszyny stanowej (UML 2.0), która, zdaniem autora, bardzo dobrze nadaje się do modelowania hierarchicznych układów współbieżnych. Zwrócono także uwagę na możliwość używania do specyfikacji programów dla sterowników logicznych, często darmowych, narzędzi UML do modelowania systemów informatycznych. Omawiane zagadnienia poparte zostały stosownymi przykładami.
The Unified Modeling Language (UML) is a language for specifying, visualizing, constructing, and documenting artifacts of software systems, as well as for business modeling and other non-software systems. The UML represents a collection of the best engineering practices that have proven successful in modeling large and complex systems [4, 5]. The authors of UML are Grady Booch, Ivar Jacobson and James Rumbaugh. The current version of the language is 2.0. The UML language contains thirteen kinds of diagrams (structure and behavior diagrams). One of the behavior diagrams is a state machine diagram that defines a set of concepts that can be used for modeling discrete behavior through finite state transtion systems [11]. The UML language can be used not only for designing software systems, but also for other kinds of them, for example reactive systems [2, 7, 10]. This paper presents a method of using the UML language for behavioral specification for logic controllers such as PLC, RLC and reconfigurable FPGAs. Emphasis is put on diagrams that represent behavioral state machines, because they refer directly to the definition of Finite State Machines [6]. It is worth mentioning that state machine diagrams support various features of the modeling systems such as hierarchy and orthogonality. This support allows for designing the behavior of the complex and orthogonal systems in an intuitive and clear way, on the selected hierarchical level. For example Figure 3 shows a state machine diagram for "Reactor" model on the highest hierarchy level and Figure 4 represent all details of the designed system (lowest hierarchy level). Also a possibility of using UML tools was discussed. As for future research, the use of other diagrams from UML is going to be investigated, e.g., use case diagrams or activity diagrams. The former can be applied to analyze the user's needs and interface of the designed device. The activity diagrams can be used to prepare testbenches for the modeled system. But the main method to model the behavior of a system are state machine diagrams.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 21-23
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Projektowanie sterowników logicznych z wykorzystaniem łuków zezwalających i zakazujących sieci Petriego
Logic controller design using enabling and inhibitor arcs of Petri nets
Autorzy:
Grobelna, I.
Grobelny, M.
Powiązania:
https://bibliotekanauki.pl/articles/156703.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
specyfikacja behawioralna
rekonfigurowalny sterownik logiczny
UML
diagramy aktywności
behavioural specification
reconfigurable logic controller
activity diagrams
Opis:
Artykuł dotyczy zagadnień związanych z projektowaniem sterowników logicznych z wykorzystaniem łuków zezwalających i zakazujących sieci Petriego. Zaproponowano nowatorskie podejście do regułowej specyfikacji sterownika logicznego, przygotowanej w postaci abstrakcyjnego autorskiego modelu logicznego dogodnego do formalnej weryfikacji modelowej oraz syntezy logicznej. Szczególną uwagę zwrócono tutaj na łuki zakazujące i zezwalające interpretowanych sieci Petriego, ich realizację w abstrakcyjnym modelu logicznym i interpretację w innej postaci specyfikacji zachowania sterownika logicznego - diagramach aktywności języka UML.
The paper focuses on logic controller design using enabling and inhibitor arcs of Petri nets. There is proposed a novel original approach to rule-based specification of logic controller behaviour prepared as an abstract logical model suitable for formal verification and logic synthesis. Special interest is put on enabling and inhibitor (disabling) arcs of interpreted Petri nets, their realization in an abstract logical model and interpretation in other specification form - namely UML activity diagrams (in version 2.x). These arcs can be used for flow synchronization or controlled usage of shared resources. After a short introduction (Section 1), some basic concepts on logic controller specification are presented (Section 2), in particular considering (interpreted) Petri nets and UML (activity) diagrams. Usage of enabling and inhibitor arcs is shown on an example of the interpreted Petri net in Fig. 1 (transitions firing sequence in Fig. 2), followed by their representation in the proposed abstract rule-based logical model, its formal verification (using model checking technique) and synthesis (Section 3). The paper also proposes enabling and inhibitor arcs interpretation in UML activity diagrams (Section 4). Although direct representation of these arcs is not possible, the authors try to achieve an alternative solution which corresponds semantically to appropriate Petri net elements. Tab. 1 presents graphic representation of the considered arcs in interpreted Petri nets as well as in UML activity diagrams. The paper ends with a short summary (Section 5).
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 605-607
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza wielowyjściowych układów logicznych prowadząca do wykorzystania wspólnych bloków logicznych
Multi-output logic devices synthesis utilizing common logic blocks
Autorzy:
Opara, A.
Kania, D.
Powiązania:
https://bibliotekanauki.pl/articles/155719.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dekompozycja
wielokorzeniowe binarne diagramy decyzyjne (BDD)
synteza programowalnych układów logicznych
decomposition
shared binary decision diagrams (SBDD)
programmable logic devices synthesis
Opis:
W artykule przedstawiona jest koncepcja wykorzystania wielokorzeniowych binarnych diagramów decyzyjnych (SBDD) oraz diagramów o wielu liściach (MTBDD) podczas dekompozycji funkcji logicznych. Funkcje te są poddawane dekompozycji, by można je było zaimplementować w typowych strukturach FPGA. W prezentowanym rozwiązaniu operowanie na wielu funkcjach pozwala na współdzielenie bloków związanych w dekompozycji Ashenhursta, a tym samym wymaga mniejszej ilości zasobów struktury programowalnej. Powyższa koncepcja została przedstawiona na przykładzie dekompozycji układu rd84.pla.
This paper presents concept of using multi-root (shared) and multi-terminal binary decision diagrams (SBDD and MTBDD) to represent a set of boolean functions. These functions are decomposed to implement them in typical FPGA devices. Most of algorithms based on BDD operates on single function, so many common relations can not be extracted. In presented approach operating on many functions gains better utilization of programmable device's resources. As an example it is shown decomposition of rd84.pla circuit. With best author's knowledge there's no better results for this circuit published in literature.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 39-41
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Bezpieczna platforma sprzętowa dla aplikacji opisanych w języku FBD
Safety execution framework for FB applications
Autorzy:
Śnieżek, M.
Powiązania:
https://bibliotekanauki.pl/articles/156270.pdf
Data publikacji:
2005
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterowanie bezpieczne
sterownik logiczny
PLC
język bloków funkcyjnych
formalna weryfikacja
safety related control
Safety Integrity Level 3
Function Block Diagrams
software verification
programmable logic controller
Opis:
W pracy przedstawiono programowalny sterownik logiczny, zachowujący się w sposób bezpieczny. Zachowanie to obejmuje normalną pracę, podczas której wymaga się poprawnego sterowania, jak również stan awarii, w którym wyjścia muszą być automatycznie wyzerowane. Algorytm sterowania jest opisany metodą bloków funkcyjnych FBD i SFC zgodną z normą IEC-61131. Zastosowana architektura sprzętowa sprzyja podzieleniu oprogramowania na dwie części. Pierwsza część - stała, niezależna od aplikacji - obejmuje bibliotekę bloków funkcyjnych. część druga - zmienna, bezpośrednio zależna od aplikacji - zawiera strukturę połączeń bloków. Obydwie części są wykonywane przez osobne procesory. Do badania poprawności stałej części programu zaproponowano formalną metodę wykorzystującą logikę wyższego rzędu HOL. Część zamienną bada się stosując metodę zróżnicowanej retranslacji.
To architecturally support the programming of safety related control applications in the graphical language Function Block Diagram and the verification of such software meeting the requirements of safety Integrity level 3, a dedicated, low complexity execution platform is presented. Its hardware is fault detecting to immediately initiate emegrency shut-downs in case of malfunctions. By design, there is no semantic gap between the programming and machine execution levels, enabling the safety licensing of application software by extremely simple, but rigorous methods, viz., diverse back translation and inspection. Operating in strictly periodic fashion, the platform exhibits fully predictable real time behaviour.
Źródło:
Pomiary Automatyka Kontrola; 2005, R. 51, nr 1, 1; 31-33
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wykorzystanie dwupoziomowej optymalizacji do poprawy wyników syntezy z wykorzystaniem BDD
Enhancing logic synthesis based on two-stage BDD decomposition by using two-level optimization
Autorzy:
Opara, A.
Kania, D.
Powiązania:
https://bibliotekanauki.pl/articles/155115.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
binarne diagramy decyzyjne (BDD)
synteza logiczna
CPLD
decomposition
technology mapping
logic optimization
binary decision diagrams (BDD)
Opis:
W artykule przedstawiona jest koncepcja syntezy ukierunkowanej na zrównoważoną optymalizację powierzchni i prędkości działania układu. Pierwszym etapem syntezy jest dekompozycja wierszowa wykorzystująca BDD, ukierunkowana na struktury PAL. Celem dekompozycji jest minimalizacja liczby bloków logicznych struktury programowalnej. Drugi etap syntezy jest ukierunkowany na optymalizację szybkości działania układu. Istotą dwupoziomowej optymalizacji jest odpowiednie wykorzystanie trójstanowych buforów wyjściowych. Uzyskane rezultaty eksperymentów dowodzą szczególnej efektywności proponowanych rozwiązań dla struktur CPLD zbudowanych z bloków typu PAL o niewielkiej liczbie iloczynów.
This paper presents a concept of the original method of two-stage BDD-based decomposition combined with two-level PAL-oriented optimization. The aim of the proposed approach is oriented on the balanced (speed/area) optimization. The first step of the method is original PAL-oriented decomposition. The presented non-standard decomposition provides minimization of the implemented circuit area and reduction of necessary logic blocks in the programmable structure. This decomposition consists in sequential search for an input partition providing feasibility of implementation of the free block in one PAL-based logic block, containing a predefined number of product terms. In the presented algorithms the Reduced Ordered Binary Diagrams were used as an efficient representation of logic functions. The partitioning of the variables in a partition matrix is equivalent to the cut in the ROBDD diagram representing the logic function. To efficiently approximate the number of product terms in a sum of product form, the concept of path counting was developed. The second step of the proposed logic synthesis is oriented to the speed optimization. The original two-level optimization is based on utilizing tri-state buffers. The results of experiments prove that the presented approach is especially effective for CPLD structures which consist of PAL-based logic blocks containing a low number of product terms
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 864-867
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Inhibitor and enabling arcs in logic controller design
Łuki zakazujące i zezwalające w projektowaniu sterowników logicznych
Autorzy:
Grobelna, I.
Grobelny, M.
Powiązania:
https://bibliotekanauki.pl/articles/153449.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
specyfikacja sterownika logicznego
formalna weryfikacja
łuki zakazujące i zezwalające sieci Petriego
diagramy aktywności języka UML
logic controller specification
formal verification
Petri nets inhibitor and enabling arcs
UML activity diagrams
Opis:
The paper presents a novel approach to rule-based logic controller specification and its verification. The proposed abstract model is suited for formal verification (using model checking technique) as well as for logic synthesis (using hardware description language VHDL). Special focus is put on Interpreted Petri Nets with inhibitor and enabling arcs, their realization in rule-based model and, additionally, their interpretation in another logic controller specification technique - UML Activity Diagrams (version 2.x).
Artykuł przedstawia nowatorskie podejście do regułowej specyfikacji sterownika logicznego, wraz z jej weryfikacją (walidacją). Proponowany abstrakcyjny model logiczny jest dogodny zarówno do formalnej weryfikacji modelowej, jak również do syntezy logicznej (język opisu sprzętu VHDL). Szczególną uwagę poświęcono łukom zakazującym i zezwalającym interpretowanych sieci Petriego. Po krótkim wprowadzeniu do omawianej tematyki (rozdział 2), przedstawiono przykład interpretowanej sieci Petriego z łukami zakazującymi i zezwalającymi (rys. 1). Podano sposób ich realizacji w abstrakcyjnym modelu logicznym (rozdział 3, schemat kompletnego proponowanego systemu na rys. 2 oraz przykład regułowego modelu sterownika logicznego na rys. 3). Zaproponowano interpretację łuków zakazujących i zezwalających sieci Petriego w innej postaci specyfikacji zachowania sterownika logicznego (rozdział 4) - diagramach aktywności języka UML (w wersji 2.x). Ze względu na bezstanowość diagramów aktywności, nie jest możliwe bezpośrednie odwzorowanie rozpatrywanych łuków. W artykule zaproponowano dwa rozwiązania - opierające się na wprowadzeniu dodatkowego sygnału (rys. 4a) oraz alternatywne - bazujące na etykietowaniu przepływów (rys. 4b). Przedstawiono sposób formalnej weryfikacji tak przygotowanej specyfikacji regułowej oraz jej syntezy logicznej (rozdział 5). Publikacja kończy się podsumowaniem oraz wnioskami (rozdział 6)
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 6, 6; 510-513
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 17

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies