Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "synteza FPGA" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-12 z 12
    Tytuł:
    Środowisko prototypowania systemów wbudowanych o architekturze NoC
    Prototyping environment for embedded systems of NoC architecture
    Autorzy:
    Deniziak, S.
    Tomaszewski, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/156192.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    architektura NoC
    modele SystemC
    prototypowanie
    synteza FPGA
    FPGA synthesis
    NoC architectures
    SystemC models
    Opis:
    Praca prezentuje metodologię automatycznego odwzorowywania specyfikacji funkcjonalnej rozproszonego systemu wbudowanego, przedstawionej w języku SystemC, w zadaną architekturę typu NoC (ang. Network on Chip), w celu uzyskania prototypu implementowanego w FPGA. Protokół komunikacyjny sieci NoC oraz tabele rutingu generowane są na podstawie analizy komunikacji międzymodułowej. Procesy SystemC są konwerto-wane na programy w języku C++, a specyfikacja topologii NoC generowana jest w języku VHDL. Zalety przedstawionej metody obrazuje przykład wbudowanego serwera protokołu HTTP.
    This work presents a methodology for mapping of a SystemC specification onto a given Network-on-Chip (NoC) architecture for the purpose of FPGA prototyping. A communication protocol and routing tables are generated automatically using inter-module communication analysis. For each processor in the target architecture, assigned SystemC processes are converted into C++ programs, where all communication method calls are replaced with sending/receiving messages to/from the network interface (NI) process. For each module implemented in hardware a VHDL code of the NI is generated. NIs convert transmitted data into/from network packets. The main advantage of our approach is the possibility to prototype and to evaluate many NoC architectures for a given system, without the necessity of modification of the source system specification. Presented embedded HTTP server example substantiates the benefits of the methodology.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 456-459
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Eksperymentalna platforma rekonfigurowalna w zastosowaniach syntezy i przetwarzania dźwięku
    An experimental reconfigurable platform for sound processing applications
    Autorzy:
    Łazoryszczak, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/153278.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    synteza dźwięku
    efekt dźwiękowy
    FPGA
    sound synthesis
    sound effect
    Opis:
    W artykule przedstawiono koncepcję platformy rekonfigurowalnej, której głównym zastosowaniem jest testowanie sprzętowych algorytmów syntezy dźwięku oraz implementacja efektów dźwiękowych. Istotnym elementem systemu jest także wykorzystanie sieci opartej na technologii Ethernet do transmisji zarówno sygnałów sterujących np. MIDI jak i dźwięku cyfrowego. Ponadto istotną cechą proponowanej platformy jest modularność w zakresie np. liczby obsługiwanych kanałów dźwiękowych jak i wewnętrznych torów przetwarzających.
    In this paper, the outline of an experimental platform for sound synthesis and sound processing is presented. The main idea of a reconfigurable synthesizer is to integrate different blocks and functions typically present in several devices. Most important design assumptions are hardware FPGA plug-ins, flexible configuration of analog inputs, sophisticated graphical user interface. One of the goals of this system is to build a system for testing synthesis and sound effects algorithms. Hardware FPGA “inserts” allow easy replacement of the processing method on the hardware level. Configurable input analog modules provide a flexible way for adjusting external channels on demand. A distributed, intelligent graphical user interface makes adjusting the parameters of sound by several performers at the same time possible. Such a feature is very useful especially by live performances. Another important part of the proposed solution is communication between the system modules and external devices. Besides a separate MIDI interface intended for data transfer including notes and control information, the wired and wireless standards for MIDI over Ethernet, digital sound, control data etc. are necessary. Selected aspects regarding implementation of a part of the reconfigurable synthesizer, including simple waveform synthesis and envelope modifier, are presented in the paper. Standard development boards were used as a test environment. The implemented blocks are the basis for future development of the system.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 420-422
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Bezpośrednia cyfrowa synteza częstotliwości realizowana dla potrzeb techniki radarowej
    Direct Digital Synthesis (DDS) for radar applications
    Autorzy:
    Olech, B.
    Powiązania:
    https://bibliotekanauki.pl/articles/156637.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    bezpośrednia synteza częstotliwości
    reprogramowalne tablice logiczne
    radar
    DDS
    FPGA
    Opis:
    Bezpośrednia synteza cyfrowa częstotliwości (DDS) jest wykorzystywana w radarach niemal zawsze, jeśli wymagane są: duża rozdzielczość nastawy częstotliwości (poziom Hz i mniej) i duża prędkość przełączania (mniej niż 1 žs). Synteza taka zapewnia bardzo dobry poziom szumów fazowych, małą niestałości przełączania (jitter) oraz ciągłość fazową przełączania, jednak generuje bliskie harmoniczne. W artykule przedstawione zostało porównanie standardowych rozwiązań DDS na tle realizacji z użyciem FPGA.
    Direct Digital Synthesis (DDS) is widely used in radar systems when high resolution frequency setting is the must (1 Hz or less). And, when modulation scheme of Continuous Wave (CW) radar requires fast changing in shape, or switching (1 žs or less) the frequency. DDS is less power consuming and more compact in hardware than direct analog synthesis. DDS preserves or even enhances noise level of the source clock, guarantees phase continuity during switching. The main disadvantage of DDS is the spurious level generated as the result of angle discrete integration in time and discrete voltage levels of the output periodic signal. Another disadvantage is the limited bandwidth of a few hundreds of MHz. In this paper a few standard DDS chips are presented. Examples are representative for high quality and high speed demands. Since FPGA technology covered a great piece of digital applications, it is also often used in radar technology. Apart from fast and parallel DSP applications, FPGA can generate arbitrary modulated CW signals. However, FPGA works with lower clocks than standard (or ASIC) chips, it further limits the bandwidth available. But because of the FPGA re configurability, some dedicated improvements for spurious reduction are available. This makes FPGA the attractive solution, making also system on chip integration possible. For these reasons, in this paper an example of FPGA implemented DDS is analyzed too, giving a reference in relation to the standard solutions.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 572-574
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Dekompozycja funkcjonalna z wbudowanym kodowaniem wejść dla układów FPGA opartych o komórki LUT
    An Integrated Input Encoding and Symbolic Functional Decomposition for LUT-Based FPGAs
    Autorzy:
    Deniziak, S.
    Wiśniewski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/156214.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    dekompozycja funkcji symbolicznych
    FPGA
    synteza logiczna
    functional decomposition
    logic synthesis
    Opis:
    W pracy przedstawiona jest metoda symbolicznej dekompozycji funkcji z wielowartościowymi wejściami. Poprzez zastosowanie funkcjonalnej dekompozycji symbolicznej, proces kodowania binarnego wartości wejść jest zintegrowany z dekompozycją. Algorytmy optymalizacji stosowane w metodzie mają na celu minimalizację kosztu implementacji funkcji w układach FPGA. Wyniki wykonanych eksperymentów wykazują dużą efektywność opracowanej metody, dla większości benchmarków uzyskano znacznie lepsze wyniki niż w dotychczas stosowanych metodach.
    In this paper a method for decomposition of functions with multi-valued inputs is presented. Decomposition is performed simultaneously with encoding of symbolic values. In this way an impact of input encoding on decomposition efficiency is taken into consideration during optimization. The goal of our method is to find encoding that maximally simplifies functional decomposition. Input encoding is built in balanced decomposing strategy based on parallel end serial functional decompositions. Experimental results showed that the presented method significantly reduces the cost of FPGA implementations for most evaluated benchmarks.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 489-492
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zastosowanie wspólnego modelu automatów Mealy'ego i Moore'a do realizacji układów sekwencyjnych w układach programowalnych
    Application of the common model of Mealy and Moore finite state machines to realization of sequential circuits on programmable logic devices
    Autorzy:
    Klimowicz, A.
    Salauyou, V.
    Powiązania:
    https://bibliotekanauki.pl/articles/156545.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automaty skończone
    synteza logiczna
    CPLD/FPGA
    finite state machines
    logic synthesis
    Opis:
    W pracy opisano syntezę automatów skończonych na bazie programowalnych układów logicznych (PLD). Cechą szczególną metody jest zastosowanie wartości zmiennych wyjściowych w charakterze części kodu stanów wewnętrznych automatu. W celu rozwiązania zadania został zastosowany wspólny model automatów Mealy'ego i Moore'a, przy czym automat nie podlega żadnym przekształceniom związanym ze zwiększeniem liczby stanów wewnętrznych i liczby przejść. W pracy opisano też metodę syntezy wspólnego modelu automatów skończonych klas AC.
    This paper describes the problem of synthesis of finite automata on programmable logic devices. A special feature of the method is the application of the values of output variables as a code or the part of a code of internal states of finite automata. In order to solve the problem, a common model of Mealy [4] and Moore [5] machines is used. The main difference of this approach in relation to known methods [1-3, 6, 7, 9] is that the finite state machine does not undergo any transformation associated with a increase in the number of internal states and the number of transitions of a finite automaton. In this paper three models of finite state machines are considered (classes: A, B and C). They are applied to realization of a FSM on programmable logic. The paper presents the necessary conditions for the possibility of using the values of output variables as a code of internal states of a finite automaton. In the paper there is described the method for synthesis of a common model for the finite state machine of AC class. The idea of the proposed approach is to find such sets of the values of output variables which are formed at all transitions from the corresponding states and satisfy the conditions of realization. It also aims at doing a special coding of the internal states, where the sets of values of the output variables are used as a part of the code of the internal states. There are given possible directions for future research in the area of synthesis of new structural models of finite state machines.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 653-655
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Dynamicznie rekonfigurowalny sterownik logiczny - łatwo programowalna architektura
    Dynamically reconfigurable logic controller - architecture of improved programmability
    Autorzy:
    Milik, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/151879.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik programowalny
    dynamiczna rekonfiguracja
    FPGA
    synteza logiczna
    PLC
    dynamic reconfiguration
    logic synthesis
    Opis:
    Artykuł przedstawia architekturę sterownika bitowego implementowanego w strukturze FPGA umożliwiającego wyeliminowanie złożonego procesu implementacji poprzez wykorzystanie odpowiedniej struktury sprzętowej i narzędzi programowania.
    The paper presents an idea of a Programmable Logic Controller for binary control implemented in an FPGA device with use of custom designed architecture and implementation tools. The solution does not require vendor synthesis and implementation tools except for final bitstream generation. It is an extension of the previously proposed architecture (Figs. 1 and 2). The architecture is based on a hardwired set of connections that is formed inside the FPGA device žLC units. The žLC can be programmed by means of LUT table modification. The architecture is mainly limited by the hardwired connection that bases on an invariant set of multiplexed signals delivered to the žLC. A new architecture is proposed, extending programmability of the architecture to programmable connections which are available in FPGAs (Figs. 3 and 4). The žLC architecture has also been modified and exactly fitted into the regular structure of an FPGA (Fig. 5). The new logic resources supplementing architecture modifications of the controller has been defined. They are input (Fig. 6) and output (Fig. 7) cells. The possible computation capabilities of FPGA devices are gathered in Tab. 1. The research task is in progress. A new solution with extended use of programmable connections, better exploitation of logic resources and easiness of logic synthesis and programming is searched for.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 587-590
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Samorekonfigurowalny system cyfrowy
    Self Reconfigurable Digital System
    Autorzy:
    Milik, A.
    Mocha, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/156180.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    PLD
    FPGA
    dynamiczna rekonfiguracja
    układy kontekstowe
    synteza logiczna
    dynamic reconfiguration
    logic synthesis
    decomposition
    Opis:
    W artykule przedstawiono propozycję sprzętowej platformy samorekonfigurowalnej, implementowanej w układzie FPGA. Aby ułatwić zarządzanie konfiguracjami, został zaprojektowany niewielki rdzeń układu, pozwalający na szybką podmianę fragmentu konfiguracji układu. W celu ułatwienia procesu projektowania układów samorekonfigurowalnych, zaproponowano narzędzie przeznaczone do tworzenia projektu oraz generacji szkieletu modułów, jak i skryptów do przetwarzania wsadowego projektu.
    The paper propose the selfreconfigurable hardware platform implemented in an FPGA (Spar-tan II/ Spartan 3). The key factor of the design is hardware configuration manager. This is carefully designed small hardware core that manages system configuration. Based on request and configuration registration table it finds partial configuration bit stream start address in external memory and transfers it through SelectMAP interface. In the same it asserts internal BUSY signal until reconfiguration is completed and newly created circuit is properly initialized. There is also presented wizard for partial reconfiguration design flow. It allow to create design skeleton from signal definitions and their assignments between static and dynamic part of the design. Wizard automatically inserts configuration manager core. All those improvements allow to concentrate on implementing functionality instead of taking care of design processing details.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 483-485
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Rozproszony system sterowania o architekturze GALS projektowany z wykorzystaniem sieci Petriego
    Distributed control system with GALS architecture with use of Petri net
    Autorzy:
    Bukowiec, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/153437.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    dekompozycja
    FPGA
    sieć Petriego
    sterownik logiczny
    synteza logiczna
    decomposition
    Petri net
    logic controller
    logic synthesis
    Opis:
    W artykule omówiona została architektura rozproszonego systemu sterowania zbudowanego z konfigurowalnych struktur FPGA. System specyfikowany jest z wykorzystaniem sieci Petriego. Następnie poddawany jest dekompozycji na składowe automatowe z wykorzystaniem algorytmów kolorowania sieci Petriego. Każda składowa implementowana jest niezależnie w oddzielnym układzie FPGA. Aby umożliwić komunikację pomiędzy poszczególnymi składowymi zastosowano architekturę globalnie asynchroniczną lokalnie synchroniczną (GALS). Każda podsieć synchronizowana jest lokalnym sygnałem zegarowym. Komunikacja pomiędzy poszczególnymi podsieciami zrealizowana jest asynchronicznie z wykorzystaniem dodatkowych sygnałów.
    The paper presents a new architecture of the distributed specific control system built with FPGA devices. The control algorithm specification is made with use of the control interpreted Petri net. It allows specifying parallel processes in easy way. Next, such a Petri net is decomposed into a set of state-machine type subnets. For this purpose there are applied algorithms of coloring of Petri nets. In this case, each subnet represents one parallel process. Each subnet is independently implemented in different FPGA device. To ensure communication between all subnets, there is used globally asynchronous locally synchronous (GALS) architecture of the whole control system. Each subnet is synchronized by a local clock signal. The global communication between components is buffer-based via additional signals. These signals are generated in particular subnets and they are distributed to other ones. During the synthesis process places of each state-machine subnet are encoded by a minimal-length binary vector. This encoding allows a realization of a microoperation decoder with use of embedded memory blocks of the FPGA device. It leads to balanced usage of all kinds of logic resources of the FPGA device.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 6, 6; 502-505
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja wyrażeń arytmetycznych w rekonfigurowalnych sterownikach logicznych
    On arithmetic operation implementation in a reconfigurable logic controller
    Autorzy:
    Milik, A.
    Pułka, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/155175.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik programowalny
    FPGA
    synteza logiczna wysokiego poziomu
    arytmetyka
    układy rekonfigurowalne
    PLC
    high level logic synthesis
    arithmetic
    reconfigurable hardware
    Opis:
    W artykule przedstawiono metodę odwzorowania operacji arytmetycznych przeznaczoną dla rekonfigurowalnych sterowników logicznych. Istotą opracowanej metody jest wykorzystanie własności układów sprzętowych oraz architektury FPGA. W procesie implementacji brane są pod uwagę czas realizacji obliczeń oraz ograniczone zasoby logiczne. W oparciu o metodę szacowania czasu propagacji zrealizowano metodę łańcuchowego łączenia operacji kombinacyjnych pozwalającą na wykonanie wielu operacji w cyklu obliczeniowym.
    The paper presents a package for arithmetic operation synthesis dedicated for reconfigurable logic controllers. Different representations (graphical or textual) commonly used are handled. The synthesis process starts from transforming algorithm representation into a data flow graph. The constant reduction and the tree height reduction optimization method are applied to the flow graph (Fig. 2). The developed method combines the ALAP and list allocation strategies with original elements. The main constraint is put to the number of available logic resources that can be allocated. The procedure attempts to allocate resources assuring it proper utilization in a calculation process. Together with resource allocation the operation scheduling is performed. During operation assignment the propagation time based concept of operation scheduling is used. The proposed method allows using sequential and combinatorial units. Operations are chained inside one state until total combinatorial propagation time does not exceed the assumed cycle time. This allows reducing the required number of calculation cycles by introducing combinatorial chains of operations (Figs. 3 and 4). Finally, an example of PID controller implementation is considered and compared with previous manual implementations (Fig. 5). Introducing the automatic implementation method allows reducing radically the calculation time (2.18 times) with little increase in hardware resources (+18%) (see Tab. 1).
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 842-844
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza diagramu LD z operacjami arytmetycznymi przeznaczona dla układów FPGA
    LD synthesis with arithmetic operations for FPGA
    Autorzy:
    Milik, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156660.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik programowalny
    diagram stykowy
    LD
    FPGA
    synteza logiczna wysokiego poziomu
    arytmetyka
    układy rekonfigurowane
    PLC
    ladder diagram
    high level logic synthesis
    arithmetic
    reconfigurable hardware
    Opis:
    W artykule przedstawiono automatyczną metodę syntezy układu sterowania danego w postaci diagramu stykowego LD lub listy instrukcji IL do sprzętowego układu sterowania implementowanego w układzie FPGA. Zaproponowana metoda pozwala uzyskać sprzętowy układ sterowania zachowujący sekwencyjne własności przetwarzania wynikające z zapisu LD i IL. Przedstawiony algorytm syntezy pozwala na dokonanie syntezy operacji logicznych i arytmetycznych. Istotnymi celami opracowanego algorytmu jest masowe przetwarzanie, redukcja cykli obliczeniowych oraz odwzorowanie w ograniczonej liczbie zasobów operacji arytmetycznych.
    The paper presents the synthesis algorithm of a ladder diagram (LD) or instruction list (IL) into a reconfigurable logic controller implemented in FPGA [5, 8, 9]. The algorithm incorporates synthesis of Boolean and fixed point arithmetic operations. It utilizes the intermediate form of the data flow graph (DFG) [4, 6]. PLCs introduce variable dependencies caused by serial processing of LD (Fig. 1). It has been proved that appropriate distribution of feedback signals allows implementing LD logic dependencies during a single calculation cycle (Fig. 2). The LD diagram is compiled into DFG that records variable dependencies. The presented optimization allows reducing the controller complexity and its response time in comparison to solutions presented in [2, 3] (Fig. 3). Arithmetic operations introduce larger implementation complexity and require more time to calculate than logic operation. The DFG generated from LD or IL is used for scheduling and mapping (Fig. 4). The scheduling and mapping procedure assumes the limited number of arithmetic resources while logic operations are allocated without constraints. The scheduling procedure takes into account operation execution timing (Fig. 4C). The obtained circuit after scheduling with arithmetic operations may require more than one cycle to complete all operations in comparison to the model limited only to logic operations. The presented synthesis procedure enables obtainment of fully functional hardware implementation of the controller given by LD or IL with massively parallel processing and a very short response time (1 to several clock cycles).
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 617-619
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Realizacja dekodera adresów z zastosowaniem w pełni określonych funkcji boolowskich
    Address Generator Realization Using Completely-Specified Boolean Functions
    Autorzy:
    Majchrzyk, M.
    Borowik, G.
    Darakchiev, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/156202.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    synteza logiczna
    generator adresu
    układy sekwencyjne
    dekompozycja
    FPGA
    pamięci wbudowane
    komórka logiczna
    logic synthesis
    Address Generator
    finite state machine
    decomposition
    embedded memories
    logic cell
    Opis:
    Prezentujemy efektywną metodę syntezy w pełni określonych funkcji boolowskich charakteryzujących się dużą dysproporcją występującą na wyjściu. Opisywane funkcje zawierają jedynie mały podzbiór słów dla których wartość jest równa 1. Opracowano specjalny algorytm selekcji takich wektorów. Badania zostały wykonane na układach programowalnych FPGA Stratix firmy Altera. W porównaniu do klasycznych metod syntezy osiągnęliśmy, przy porównywalnym użyciu wbudowanych bloków pamięciowych EMB, redukcję zasobów logicznych LUT - średnio do 95%.
    We are proposing a cost-efficient realization scheme for completely-specified logic functions characterized by a huge disproportion. The functions described contain millions of input words but only few of them can give us information. An appropriate method of logic synthesis for identifying mentioned vectors (registered vectors) has been developed. In this method logic functions are implemented using both embedded memory blocks and LUT-based programmable logic blocks available in today's FPGAs. In comparison with the classical logic synthesis methods we have obtained extremely encouraging results: with a comparable number of EMBs, the number of logic cells has been reduced by 95%. The investigation has been implemented using Altera's Stratix devices.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 505-507
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metoda reprezentacji pośredniej programu PLC opisanego za pomocą języków LD i SFC na potrzeby syntezy sprzętowej
    A common intermediate representation of LD and SFC programs for hardware synthesis purposes
    Autorzy:
    Milik, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/151128.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik programowalny
    diagram stykowy
    LD
    sekwencyjny schemat funkcji
    SFC
    synteza logiczna wysokiego poziomu
    graf przepływu danych
    DFG
    FPGA
    układy rekonfigurowane
    PLC
    high level logic synthesis
    DFG (data flow graph)
    data flow graph
    ladder diagram
    Opis:
    W artykule przedstawiono metody reprezentacji pośredniej programu sterowania opisanego językiem LD oraz SFC zgodnie z IEC61131-3, opracowane na potrzeby syntezy sprzętowej kładów sterowania PLC implementowanych w strukturach programowalnych FPGA. W opisie wykorzystano oryginalną implementację grafu skierowanego. Przedstawiono opracowane reguły odwzorowania, zapewniające zachowanie zależności sekwencyjnych przy jednoczesnym uzyskaniu maksymalnego zrównoleglenia działania. Przedstawiono również zarys metod syntezy na podstawie opracowanego odwzorowania pośredniego.
    The increased performance of a PLC can be achieved by direct implementation of a control program in an FPGA device [3, 6, 7, 8, 12, 13]. The paper presents a methodology of transforming a standard PLC program given by LD or SFC according to IEC61131-3 to the common intermediate form dedicated for logic synthesis. The intermediate form of the control program is represented by a data flow graph (DFG, Fig. 1). The set of nodes is carefully selected to minimize the number of different types of nodes while assuring implementation of PLC behavior. Attributed edges and multiple argument nodes are used to reduce size of DFG (Fig. 2). The developed method for creating a DAG maintains sequential dependencies between variables and revel operations parallelism. In PLC programs the variables pass values between operations and computation cycles. In order to maintain sequential dependencies, value assignment to a variable is observed. If the accessed variable has not been assigned, its value is used for a driving node (Fig. 3). The SFC is based on step, actions and transitions [2]. The step variable in the DFG is represented by a JK flip-flop equivalent. The activation function of a step is based on analysis of its dependencies with preceding and succeeding steps and transitions (Fig. 5). Actions that are bounded with steps are controlled according to their types (Fig. 6). The presented intermediated representation has been successfully applied to synthesize a PLC implemented in an FPGA device.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 799-802
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-12 z 12

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies