Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "schemat" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-5 z 5
    Tytuł:
    Long Message Threshold Scheme with a Low Degree Polynomial
    Podział progowy długich wiadomości z wykorzystaniem wielomianów niskiego stopnia
    Autorzy:
    Kryński, J.
    Maćków, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/153576.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    schemat podziału progowego sekretu
    schemat wielosekretowy
    schemat Shamira
    threshold secret sharing scheme
    multi-secret scheme
    Shamir's scheme
    Opis:
    The standard threshold sharing schemes applied directly to large secret are ineffective and dangerous. Ineffectiveness of standard methods results from the need to generate and store a large number of shadows. In turn, the low security level of standard methods may be caused by not taking into account the properties of large files, such as file format and multiple reduplication of the same information contained in it. For these reasons extended methods are used to share large secrets, methods belonging to class of so called multi-secret threshold schemes. Most of them are based on generalized Shamir's scheme. The paper introduces a new threshold secret sharing scheme belonging to the mentioned class. An efficiency of our solution is comparable to other analyzed solutions based on generalized Shamir's scheme while degree of interpolation polynomial is decreased. The performance of the implemented method was additionally compared with the implementation of method using 3DES encryption and classic Shamir scheme to share the encryption key.
    Standardowe schematy podziału sekretu stosowane bezpośrednio do długich wiadomości są nieefektywne i potencjalnie niebezpieczne. Ich niska efektywność wynika głównie z konieczności generowania i przechowywania dużej ilości cieni. Z kolei niski poziom bezpieczeństwa jest następstwem nieuwzględniania właściwości długich wiadomości, takich jak format pliku czy powtarzalność fragmentów informacji w niej zawartej. Z tego powodu w praktyce do podziału długich wiadomości stosuje się metody rozszerzone, tzw. wielosekretowe schematy podziału. Większość z nich oparta jest na uogólnionym schemacie Shamira. W artykule zaproponowano nowy schemat podziału należący do tej klasy metod. Wydajność proponowanego rozwiązania jest porównywalna z innymi przeanalizowanymi rozwiązaniami wykorzystującymi uogólniony schemat Shamira, natomiast wyraźnie niższy jest stopień wykorzystywanych w schemacie wielomianów interpolacyjnych. Efektywność zaimplementowanej metody została dodatkowo porównana z metodą hybrydową wykorzystującą szyfrowani 3DES i klasyczny schemat Shamira do podziału klucza.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 12, 12; 1529-1532
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Optimization of Moore FSM with refined state encoding
    Optymalizacja zasobów sprzętowych w układach cyfrowych przy użyciu automatów Moorea
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/156272.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat Moore'a
    PAL makrokomórka
    CPLD
    schemat blokowy algorytmu
    Moore finite-state-machine
    PAL macrocells
    flow-chart of algorithm
    Opis:
    Method of decrease in the number of PAL macrocells in logic circuit of Moore FSM is proposed. The method is based on simultaneous application of refined state assignment and transformation of the codes of pseudoequivalent states into codes of their classes. The proposed approach permits to decrease the hardware amount without decrease of digital system performance. The results of experiments are shown.
    W pracy przedstawiona została metoda zmniejszania ilości makrokomórek w układach typu PAL przy pomocy automatów Moore'a FSM. Metoda ta bazuje na wykorzystaniu wyznaczonych stanów i przekształceniu kodu klasy pseudorównoważnych stanów w odpowiedni kod danej klasy. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Podany również jest przykład aplikacji zaproponowanego rozwiązania.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 553-555
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Optimization of logic circuit of Moore FSM on CPLD
    Optymalizacja skończonych automatów Moorea w układach CPLD
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/152661.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat Moore'a
    PAL makrokomórka
    CPLD
    wbudowany blok pamięci
    schemat blokowy algorytmu
    PAL macrocells
    embedded memory blocks
    flow-chart of algorithm
    Opis:
    Method of decrease of number of PAL macrocells in the circuit of Moore FSM is proposed. Method is based on usage of free outputs of embedded memory blocks to represent the code of the class of the pseudoequivalent states. Proposed approach permits to decrease the hardware amount without decrease of digital system performance. An example of application of proposed method is given.
    W pracy przedstawiona została metoda zmniejszania ilości makro-komórek w układach typu PAL przy pomocy automatów Moore'a FSM. Metoda ta jest oparta na wykorzystaniu nieużywanych wyjść osadzonych obszarów pamięci w celu reprezentacji kodu klasy pseudo-równoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Podany również jest przykład aplikacji zaproponowanego rozwiązania.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 18-20
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zastosowanie podwójnego ekranowania w termometrycznych mostkach AC
    Application of double-shielded technique in thermometric AC bridges
    Autorzy:
    Mikhal, A. A.
    Meleshchuk, D. V.
    Warsza, Z. L.
    Powiązania:
    https://bibliotekanauki.pl/articles/154964.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mostek termometryczny
    schemat zastępczy czujnika SPRT przy prądzie AC
    ekranowanie podwójne
    thermometric bridge
    equivalent AC circuit of SPRT sensor
    double shielding technique
    Opis:
    Omówiono schemat zastępczy standardowego termometru platynowego SPRT przy prądzie przemiennym i błędy automatycznie równoważonych mostków termometrycznych AC o bardzo dużej dokładności pochodzące od pasożytniczych pojemności i indukcyjności w obwodzie czujnika. Z analizy wynika, że po zastosowaniu bifilarnych połączeń przewodami koncentrycznymi o dwu ekranach i ochrony ekwipotencjalnej układ ma wysoką odporność na zakłócenia i około 100-krotnie mniejszy wpływ pojemnościowego prądu upływu. Rozwiązanie to zastosowano w kilku termometrycznych mostkach AC o najwyższej dokładności (10-7 - 10-8) i eksperymentalnie zweryfikowano jego skuteczność.
    The question of providing protection to measuring circuit thermome-ters AC bridges against electromagnetic disturbances is discussed. It is to reduce the mutual influences circuits and reduce leakage currents. A new, automatically balanced circuit of the thermometric very high precision AC bridge is discussed. Bifilar connections by two-axial concentric cables with two screens and equipotential protection are used. The detail analysis of this circuit resulted in its high immunity to interferences and more than 100 times less impact of the capacitive leakage current. The efficiency of solutions are experimentally verified at a few AC bridges of very high accuracy (10-7 - 10-8).
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 11, 11; 938-941
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metoda reprezentacji pośredniej programu PLC opisanego za pomocą języków LD i SFC na potrzeby syntezy sprzętowej
    A common intermediate representation of LD and SFC programs for hardware synthesis purposes
    Autorzy:
    Milik, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/151128.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik programowalny
    diagram stykowy
    LD
    sekwencyjny schemat funkcji
    SFC
    synteza logiczna wysokiego poziomu
    graf przepływu danych
    DFG
    FPGA
    układy rekonfigurowane
    PLC
    high level logic synthesis
    DFG (data flow graph)
    data flow graph
    ladder diagram
    Opis:
    W artykule przedstawiono metody reprezentacji pośredniej programu sterowania opisanego językiem LD oraz SFC zgodnie z IEC61131-3, opracowane na potrzeby syntezy sprzętowej kładów sterowania PLC implementowanych w strukturach programowalnych FPGA. W opisie wykorzystano oryginalną implementację grafu skierowanego. Przedstawiono opracowane reguły odwzorowania, zapewniające zachowanie zależności sekwencyjnych przy jednoczesnym uzyskaniu maksymalnego zrównoleglenia działania. Przedstawiono również zarys metod syntezy na podstawie opracowanego odwzorowania pośredniego.
    The increased performance of a PLC can be achieved by direct implementation of a control program in an FPGA device [3, 6, 7, 8, 12, 13]. The paper presents a methodology of transforming a standard PLC program given by LD or SFC according to IEC61131-3 to the common intermediate form dedicated for logic synthesis. The intermediate form of the control program is represented by a data flow graph (DFG, Fig. 1). The set of nodes is carefully selected to minimize the number of different types of nodes while assuring implementation of PLC behavior. Attributed edges and multiple argument nodes are used to reduce size of DFG (Fig. 2). The developed method for creating a DAG maintains sequential dependencies between variables and revel operations parallelism. In PLC programs the variables pass values between operations and computation cycles. In order to maintain sequential dependencies, value assignment to a variable is observed. If the accessed variable has not been assigned, its value is used for a driving node (Fig. 3). The SFC is based on step, actions and transitions [2]. The step variable in the DFG is represented by a JK flip-flop equivalent. The activation function of a step is based on analysis of its dependencies with preceding and succeeding steps and transitions (Fig. 5). Actions that are bounded with steps are controlled according to their types (Fig. 6). The presented intermediated representation has been successfully applied to synthesize a PLC implemented in an FPGA device.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 799-802
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-5 z 5

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies