Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "multiplication" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-6 z 6
    Tytuł:
    Realizacja w układach FPGA mnożenia Montgomery dla akceleracji operacji kryptograficznych
    Implementation of Montgomery multiplication for cryptographic algorithm acceleration in FPGA
    Autorzy:
    Janiszewski, M.
    Russek, P.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/156268.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mnożenie Montgomery
    mnożenie modulo
    FPGA
    RSA
    Montgomery multiplication
    modular multiplication
    Opis:
    W niniejszej pracy podjęto temat realizacji modułu sprzętowego, mogącego skutecznie przyspieszyć programowe realizacje operacji kryptograficznych. Rozpatrywanym algorytmem jest szyfrowanie asymetryczne RSA. Moduł został zaimplementowany w układzie firmy Xilinx - Virtex 4 LX200. Prędkość działania modułu została porównana z najpopularniejszymi rozwiązaniami programowymi. Rezultaty pokazują, że rozwiązania bazujące na układach rekonfigurowanych mogą konkurować z implementacjami opartymi na procesorach ogólnego przeznaczenia (GPP).
    Modular exponentiation is a key operation for RSA cryptographic algorithm. There are many algorithms for computing modular exponentiation - equation 1. The most basic are right to left and left to right binary algorithms. For key length k=1024 bits, 1024 modular squarings and 512 modular multiplications on average must be performed. There are many optimization which allows to minimize the number of multiplications, however they are more suited for software implementations. Therefore key factor for faster modular exponentiation is fast multiplier module. This work presents example implementation of modulo multiplier using Montgomery multiplication algorithm [1]. Montgomery multiplication is the most efficient algorithm when large number of multiplications must be performed with respect to the same modulus n. Our results show that timings comparable with modern processors can be achieved - table 2. This works also presents optimizations of proposed module, which allow greater speedup and application of FPGA bas
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 550-552
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A computation algorithm for Strassens matrix multiplication
    Algorytm obliczania iloczynu macierzowego Strassena
    Autorzy:
    Tariov, A.
    Gliszczyński, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/154595.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    iloczyn macierzowy Strassena
    szybkie algorytmy
    Strassen's matrix multiplication
    fast algorithms
    Opis:
    In the work the vectorized algorithm for Strassen's matrix product calculating is presented. Unlike the proposed in other works "some recommendations" relating to the Strassen's matrix multiplication implementation, we offer specific computational procedures that allow correctly describe the entire sequence of transformations needed to obtain the final result. The proposed algorithm can be successfully applied to accelerate calculations in the FPGA-based platforms.
    W pracy został przedstawiony wektoryzowany algorytm wyznaczenia iloczynu macierzowego Strassena. W odróżnieniu od poruszanych w innych publikacjach wybranych uwag dotyczących realizacji metody Strassena w niniejszej pracy zaproponowane są konkretne procedury, opisujące cały proces obliczeniowy i pozwalające na podstawie wykonania skończonej liczby etapów przetwarzania danych wejściowych otrzymać wynik końcowy. Została roztrząśnięta synteza proponowanego algorytmu oraz pokazana postać stosownego grafu przepływowego dla przykładu mnożenia macierzy drugiego rzędu. Zaproponowany algorytm może być sukcesywnie zastosowany do przyspieszonej realizacji obliczeń w platformach FPGA oraz zaimplementowany w wybranym środowisku sprzętowym. Niewątpliwym atutem odróżniającym przedstawione rozwiązanie od tradycyjnego algorytmu jest również brak rekurencji obliczeń, co daje dodatkowy zysk przy zrównolegleniu procesu wyznaczenia iloczynu.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 691-693
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wykorzystanie zasobów FPGA do wyrównywania faz przebiegów taktujących
    Use of FPGA resources for phase aligning of timing signals
    Autorzy:
    Matuszewski, Ł.
    Jessa, M.
    Ślęzak, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/156473.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    powielanie częstotliwości
    synchronizacja fazy
    wyrównywanie faz
    frequency multiplication
    phase synchronization
    phase alignment
    Opis:
    W artykule opisano projekt układu do wyrównywania fazy przebiegu o powielonej częstotliwości do fazy przebiegu, którego częstotliwość powielono. Zaproponowany algorytm wyrównywania faz można zaimplementować w układzie FPGA, w którym producent przewidział mechanizm powielania częstotliwości sygnału wejściowego. Algorytm jest bardzo oszczędny w wykorzystaniu zasobów i nie wymaga konstruowania detektorów fazy o dużej rozdzielczości pomiaru różnicy faz.
    The paper describes design of a circuit that aligns the phase of a signal with multiplied frequency to the phase of a signal whose frequency is multiplying. The proposed phase aligning algorithm can be implemented in an Field Programmable Gate Array (FPGA) which supports the mechanism of frequency multiplication. The algorithm is very economical in usage of the FPGA resources and it does not require to use phase error measurements with high resolution. The principle of its work is illustrated in Figs. 1 and 2. A circuit that implements the algorithm consists of a START/STOP detector, a delay T whose value must be greater than the period of the signal with multiplied frequency, two latches and a delay line built into the FPGA whose value is controlled by a simple control module. Instead of measuring the value of the phase error between START and STOP signals, we check if signal START gets ahead of signal STOP or if it is delayed. If Qa="1" and Qb="0", the delay of the delay line from input START is increased by a quant. If Qa="1" and Qb="1" the delay of this line is decreased by a quant. In other cases the control circuit does not perform any operation. Subsequent checks are performed with frequency of signal STOP. In the design described in this paper the IODELAY line, available in Virtex-5 (XC5VLX50T), is used. The elementary delay of this line is about 75 ps. The phase alignment error observed for multiplication coefficients from 2 to 32 is between 150 ps and 240 ps.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 623-625
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Analiza algorytmów mnożenia w ciele GF(2m)
    Direct multiplication over GF(2m) - analysis
    Autorzy:
    Pamuła, D.
    Hrynkiewicz, E.
    Tisserand, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156697.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    kryptografia krzywych eliptycznych
    GF(2m)
    mnożenie
    ECC
    finite fields
    multiplication
    Karatsuba-Ofman
    Opis:
    Artykuł przedstawia analizę algorytmów mnożenia w ciele GF(2m). Algorytmy analizowane są pod kątem ich możliwości implementacji w sprzęcie. Badane są ich wady i zalety w celu ułatwienia projektantom kryptosystemów opartych na krzywych eliptycznych podjęcia decyzji co do tego jakiego algorytmu mnożenia w ciele skończonym użyć aby stworzone urządzenie było wydajne i nie zajmowało nadmiernej ilości zasobów.
    Cryptographic systems are based on mathematical theories, thus they strongly depend on the performance of arithmetic units comprising them. If an arithmetic operator does not take a considerable amount of resources or is time non efficient, it negatively impacts the performance of the whole cryptosystem. The purpose of this paper is to analyse the hardware possibilities of the algorithms performing multiplication in GF(2m) which are used for elliptic curve cryptography(ECC) applications. There are only two operations defined in this field: addition considered as a trivial one, it is a simple bitwise xor ,and multiplication - a very complex operation. To conform to the requirements of ECC systems, the multipliers should be fast, area efficient and, what is the most important, perform multiplication of big numbers (100 - 600 bit). The paper presents analysis of GF(2m) two-step modular multiplication algorithms. It considers classical (school) multiplication, matrix-vector approach and Karatsuba - Ofman algorithm, exploring thoroughly their advantages and disadvantages.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 58-60
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Design of a complex multiplier based on the convolution with the use of the polynomial residue number system
    Projektowanie mnożnika zespolonego oparte na splocie z użyciem wielomianowego systemu resztowego
    Autorzy:
    Smyk, R.
    Czyżak, M.
    Ulman, Z.
    Powiązania:
    https://bibliotekanauki.pl/articles/154071.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    cyfrowe przetwarzanie sygnałów
    mnożenie zespolone
    wielomianowy system resztowy
    digital signal processing
    complex multiplication
    polynomial residue number system
    Opis:
    The complex multiplication is one of the basic operations in digital signal processing. In this work the design procedure of the complex multiplier based on the well-known decomposition algorithm of Skavantzos and Stouraitis is presented. The algorithm makes use of encoding n-bit numbers as polynomials of degree 7 in the ring of polynomials modulo with -bit coefficients. The complex multiplication is carried out as an eight point cyclic convolution. The design procedure is illustrated by the computational example and design of a small multiplier.
    Mnożenie zespolone jest jedną z podstawowych operacji w cyfrowym przetwarzaniu sygnałów. W niniejszej pracy przestawiono metodę projektowania mnożników zespolonych opartą na znanym algorytmie dekompozycji Skavantzosa and Stouraitisa. W algorytmie tym stosuje się kodowanie liczb n-bitowych jako wielomianów stopnia 7 w pierścieniu wielomianów modulo ze współczynnikami -bitowymi. Mnożenie zespolone jest następnie realizowane jako 8-punktowy splot cykliczny. Proponowaną metodę projektowania zilustrowano przykładem obliczeniowym oraz przykładowym projektem mnożnika.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 4, 4; 68-71
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Niskomocowy generator przestrajany napięciem na częstotliwość 1 GHz jako kluczowa
    Low power 1 GHz voltage controlled oscillator as a key part of phase locked loop system in 0.18 žm CMOS process
    Autorzy:
    Zaziąbł, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/152667.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    Generator przestrajany napięciem
    Generator przestrajany prądem
    Konwerter napięcie prąd
    pętla fazowa
    Multiplikacja częstotliwości
    Voltage controlled oscillator
    VCO
    Current controlled oscillator
    CCO
    V-I converter
    phase locked loop
    PLL
    frequency multiplication
    Opis:
    Wymagania współczesnych systemów pomiarowych kierują nowe wyzwania w projektowaniu niskomocowych układów zegarowych wysokich częstotliwości. Możliwości techniczne wytworzenia sygnału przy użyciu klasycznego generatora opartego o filtr kwarcowy są ograniczone do kilkudziesięciu megaherców. Zatem taktowanie układów w zakresie gigahercowym nie jest możliwe bez systemu multiplikacji częstotliwości. Proponowanym rozwiązaniem jest pętla fazowa, której głównym blokiem jest niskoszumny generator przestrajany napięciem. Pobór mocy generatora jest poniżej 300 žW, przy zachowaniu dobrych właściwości szumo-wych, gdzie drżenie fazy jest na poziomie 1,25 ps. Proponowany generator został zaprojektowany w technologii 0,18 žm CMOS.
    Demand of modern measurement systems in nuclear science is guided the new challenges in design of low power high frequency clock generation systems. A technical possibility for clock generation using the classical generator based on a quartz filter is limited to tens of megahertz. Thus, the 1 GHz clock generation is not possible without a frequency multiplier system. The task is so difficult to realise, because made in submicron process, where the integration of analog and digital blocks poses serious challenges. The proposed solution is a low power voltage controlled oscillator with the center frequency of 1 GHz and pseudo-differential architecture, resistant to process variations and cooperating with charge pump phase locked loop. Power consumption of VCO is below 300 žW, while maintaining good noise properties, where the jitter is 1.25 ps. The proposed generator is designed in 0.18 žm CMOS technology. In this paper the first section describes the architecture of the phase locked loop for which the presented VCO is suited. Then all the functional blocks of the generator are described in detail including a current controlled oscillator, V-I converter and differential to single ended converter. In the last section the simulation results and the method of process variation minimisation are given.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 8, 8; 918-921
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-6 z 6

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies