Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "clock" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-15 z 15
    Tytuł:
    Gdy bogiem było Słońce - cz. IV - miary czasu
    When the god was the Sun - part IV - the time measure
    Autorzy:
    Wollek, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/152396.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    miesiąc
    rok
    kalendarz
    zegar słoneczny
    zegar wodny
    month
    year
    calendar
    solar clock
    water clock
    Opis:
    Artykuł jest poświęcony dawnym miarom czasu. Zawiera opis powstania oraz przykłady wybranych kalendarzy starożytnych. Wśród nich: księżycowych, księżycowo-słonecznych i słonecznych. Podstawą pierwszych jest miesiąc synodyczny, zaś ostatnich rok zwrotnikowy. W drugiej części przedstawiono istniejące w starożytności podziały doby na godziny równe i nierówne, oraz opisano najstarsze zegary: słoneczne i wodne.
    This paper is dedicated to the time measure. In the first part the birth of the calendar was described. There are 3 kinds of the basic and most important for a time measure astronomical phenomenon: a day, a month and a year. None of them isn't an integer multiple of the others. For these reason ever calendar has his own accuracy. This is a number of years after which a date of this calendar will be one day late to the relation of the solar year. The ancient calendars would be: lunar, lunisolar and solar. The synodical month is the base of the first one and the solar year is the base of the last. The oldest calendar was a lunar. It was very simple and was counting months only. The lunisolar calendar was used in ancient Mesopotamian and Greece. The first and the oldest solar calendar was an Egyptian. It had exactly 365 days. The early Roman calendar was very complicated, but Julius Caesar had reformed it. The partition of a day and night is also in the second part of this paper described. That means equal and unequal hours. The first ancient clocks, solar and water, were described in this part too. All of the ancient clocks had a very small accuracy. They didn't take into consideration changes between day and night during the year.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 6, 6; 683-686
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wpływ typu sieci neuronowej i sposobu przygotowania danych na wynik prognozowania poprawek UTC - UTC(PL)
    Influence of type of neural network and selection of data preprocessing method on UTC-UTC(PL) prediction result
    Autorzy:
    Miczulski, W.
    Cepowski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/152987.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sieci neuronowe
    prognozowanie
    zegar atomowy
    neural networks
    prediction
    atomic clock
    Opis:
    W pracy omówiono wyniki badań wpływu typu sieci (MLP, RBF), sposobu przygotowania i rozmiaru wektora danych wejściowych na wynik prognozowania poprawek UTC-UTC(PL) dla atomowego wzorca czasu i częstotliwości. Najkorzystniejsze wyniki prognozowania poprawek osiągnięto dla sieci neuronowych typu RBF, w których dane wejściowe stanowiły wektory zawierające wartości odchyleń od trendu. Otrzymane błędy prognoz nie przekraczają wartości š4ns, co pozwoliło osiągnąć w porównaniu z dotychczasowym sposobem prognozowania opartym na metodzie regresji (prowadzonym w GUM) ponad dwukrotnie lepsze wyniki prognoz.
    In the paper there are presented the results of investigations on the influence of type of a neural network (MLP, RBF), the way of preparation and size of the input vector on prediction of the UTC-UTC(PL) corrections for the atomic clock realising the national atomic time scale UTC(PL) at the Central Office of Measures (COM). UTC(PL) is the basis for reproducing the time and frequency units and determining the official time in Poland. At the first stage of research, the time series characterising the time instability of the atomic clock in relation to UTC was a basis for proper preparation of the groups of input data for the assumed types of neural networks (Fig. 1). For the process of learning the neural networks as well as further prediction, the input data was assumed to be formed into 30 or 60 element vectors (Fig. 2). At the second stage, the input data were formed into the vectors containing 30 consecutive values of the deviation of the time series from the trend and, additionally, the linear regression coefficients (Fig. 1). The best results of predicting the corrections were achieved for the RBF neural networks in which the input data were vectors of 30 consecutive values of the deviation from the trend and the directional coefficient of linear regression. The obtained errors of the prediction did not exceed the values of š4ns (Tab. 2), which enabled achieving more than two times better results of the prediction compared with the present way of prediction based on the regression method (used in COM).
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 11, 11; 1330-1332
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Algorytm odtwarzania zegara transmisji dla pakietowych systemów
    Clock recovery algorithm for multi-rate packet radiocommunication systems
    Autorzy:
    Krzak, Ł.
    Rzepka, D.
    Worek, C.
    Powiązania:
    https://bibliotekanauki.pl/articles/154996.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    preambuła
    odtwarzanie zegara
    transmisja radiowa
    preamble
    clock recovery
    radio transmission
    Opis:
    W artykule zaprezentowano metodę wykorzystania preambuły radiowej ramki transmisyjnej jako nośnika dodatkowych informacji np. o szybkości bitowej pakietu. Metoda ta znajduje zastosowanie w systemach radiokomunikacyjnych o adaptacyjnej przepływności danych i polega na wykorzystaniu i rozróżnianiu więcej niż jednego ciągu synchronizacyjnego. W opisywanym rozwiązaniu układ FPGA odtwarza zegar na podstawie sygnału binarnego w paśmie podstawowym pochodzącego z odbiornika radiowego. W artykule zaprezentowano algorytm detekcji i odtwarzania zegara wraz z metodologią doboru jego parametrów. Przedstawiono analizę prawdopodobieństwa błędnej synchronizacji oraz przykładową implementację wykorzystującą cztery 64-bitowe preambuły.
    The paper presents a way of using radio packet preamble as a carrier of additional information about a packet, such as data transmission rate. This method can be used in multi-rate radiocommunication systems and is based on distinguishing more than one preamble, as opposed to IEEE 802.11 standard, which provides special packet fields for that purpose. The algorithm is implemented in a FPGA device which processes base band data from a radio transceiver and feeds it along with the recovered clock to a microcontroller (fig.1). Section 3 describes the algorithm used. The input signal is processed by parallel correlators and a preamble is considered to be detected when one of the outputs goes above a certain threshold (Fig.2). Section 4 presents an analytical model of the system as well as the synchronization error probability definition and estimation. It also provides guidance on how to choose the right preamble sequences. In Section 5 the analytical model is confronted with behavioral simulation of an exemplary system that uses four different 64-bit long preambles (Fig.4). Additionally, two binary sequence families are studied (Fig.5): the Gold codes [4] and minimum peak side lobe codes [6]. This section also presents a method for choosing the threshold level parameter in the preamble detection algorithm. The last section summarizes the paper.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 926-929
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Ograniczenie mocy dynamicznej w architekturze sprzętowego kodera standardu JPEG2000
    Dynamic power reduction in the architecture of hardware encoder of JPEG2000 standard
    Autorzy:
    Modrzyk, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/154801.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    bramkowanie sygnału zegarowego
    pobór mocy
    FPGA
    ASIC
    system-on-chip
    clock gating
    power dissipation
    Opis:
    W artykule przedstawiono ideę redukcji poboru mocy dynamicznej w złożonym układzie multimedialnym, jakim jest koder standardu JPEG2000. Idea ta opiera się na sterowaniu włączaniem i wyłączaniem sygnałów zegarowych dla odpowiednich bloków przetwarzających, za pomocą specjalizowanego modułu kontrolera mocy. Wykonane symulacje oraz analizy poboru mocy wskazują, że zastosowana metoda prowadzi do znacznej redukcji mocy dynamicznej, w porównaniu do oryginalnej architektury kodera.
    In this paper an idea of dynamic power reduction in a complex, hardware encoder of JPEG2000 standard is presented. The algorithm is based on clock gating technique. Due to sequential data flow in the encoder architecture, there are introduced clock signals, active only during computations in particular processing blocks. Switching the clock signals is performed by a specialised power manager module, instantiated at the chip level of the presented encoder. Clock signals are produced in the combinational logic, using flags from processing units that inform about compression phases in the encoder. Technology dependent clock buffers are used to eliminate "glitch" effect, during switching the clock signals. Power consumption in both, optimised and original, IP cores is measured using Xilinx XPower Analyzer 10.1, when taking into account switching activity obtained from gate level simulations of the design. The experimental results show that the proposed method leads to significant decrease in the dynamic power compared to the original encoder architecture. The described technique can be implemented in both FPGA and ASIC circuits.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 793-795
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metoda doboru sekwencji preambuły dla efektywnej implementacji algorytmu synchronizacji
    Preamble sequences for efficient implementation of synchronization algorithm
    Autorzy:
    Rzepka, D.
    Krzak, Ł.
    Worek, C.
    Powiązania:
    https://bibliotekanauki.pl/articles/155020.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    ciągi binarne
    preambuła
    odtwarzanie zegara
    transmisja radiowa
    binary sequences
    preamble
    clock recovery
    radio transmission
    Opis:
    W artykule zaprezentowano wybrany aspekt konstrukcji cyfrowego systemu radiokomunikacyjnego, w którym synchronizacja symbolowa jest przeprowadzana na podstawie sygnału binarnego z odbiornika w paśmie podstawowym. Dobór sekwencji synchronizującej decyduje o skuteczności algorytmu odtwarzania zegara transmisyjnego, ale dzięki zastosowaniu korelatora różnicowego umożliwia również minimalizację ilości obliczeń. W artykule wyprowadzono kryteria doboru sekwencji oraz zaproponowano model probabilistyczny, umożliwiający określenie prawdopodobieństwa błędnej synchronizacji i dopasowanie parametrów algorytmu synchronizacji.
    Synchronization of a receiver is one of the key aspects of digital data transmission. In this paper there is presented how to select a preamble sequence which allows minimizing probability of the synchronization error and reducing the number of computations in the differential correlator algorithm [2]. The synchronization algorithm input is assumed to be the baseband output of a radio receiver with binary values. An expression for distribution of the distorted input signal (7) correlation values, and a criterion (9) describing the optimum autocorrelation function of the preamble sequence are derived for assumption of non-coherent demodulation. It can be noted that reduction in computations is connected with maximization of the autocorrelation value Raa(1) = Raa(-1) (8). Using the exhaustive search algorithm [3], a few sequences with high Raa(1) and low sidelobes are found and compared to MPSL sequences (Tab. 1, Fig. 3). 30% reduction in computations is achieved, while probability of the synchronization error (11) is only slightly worse in a typical system operation region.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 936-938
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wpływ dodatkowych danych wejściowych w sieci neuronowej na wynik prognozowania poprawki dla krajowej skali czasu UTC(PL)
    : Influence of additional input data for a neural network on the result of correction prediction for the national time scale UTC(PL)
    Autorzy:
    Miczulski, W.
    Sobolewski, Ł.
    Powiązania:
    https://bibliotekanauki.pl/articles/152809.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sieci neuronowe
    polska skala czasu UTC(PL)
    zegar atomowy
    neural network
    national timescale UTC(PL)
    atomic clock
    Opis:
    W artykule przedstawiono wyniki badań, których celem było sprawdzenie, czy wprowadzenie na wejście sieci neuronowej (SN) typu MLP i GMDH dodatkowych danych wejściowych, charakteryzujących pracę zegarów atomowych, wpłynie korzystnie na wynik prognozowania poprawki dla UTC(PL). Otrzymane wyniki wskazują, że kluczowym aspektem jest dobór SN. Dla SN typu GMDH wpływ dodatkowych danych jest niewielki. SN tego typu osiąga lepsze wyniki w prognozowaniu poprawki dla UTC(PL), niż sieć typu MLP.
    The paper presents the results of investigations whose aim was to examine whether the insertion of additional input data for MLP and GMDH neural networks would increase compliance of the UTC(PL) with UTC. The primary input vector in the training process of the network included historical data of measurements of the phase time between the UTC and atomic clock (Cs2). Additional input vectors were made in two ways. The first way results from the rules of determining the UTC time scale, which is computed as a weighted average based on continuous comparisons of more than 300 atomic clocks located in laboratories of many countries around the world. Hence, the input data containing the historical data, characterizing the behavior of two additional atomic clocks whose results are available in the Central Office of Measures (GUM), was added to the study. These clocks are to "imitate" the gait of atomic clocks used to calculate the UTC time scale. The second way is related to the results of previous studies, which indicate that the quality of predicting the corrections for the UTC(PL) depends on the atomic clock gait instability. The measure of this instability is the Allan deviation. That is why, an additional input data containing the Allan deviation gait characterizing the atomic clock Cs2 gait instability was added to the study. Selection of a neural network has very large impact on the results. In the case of the MLP neural network the insertion of additional input data resulted in a smaller value of the prediction error, and in the case of the GMDH networks insertion of an additional input data affected the final prediction result to a small extent.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 4, 4; 312-315
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wpływ doboru parametrów sieci neuronowej GMDH na wyniki prognozy poprawek dla krajowej skali czasu UTC(PL)
    Influence of selection of GMDH neural network parameters on predicted corrections of the national time scale UTC(PL)
    Autorzy:
    Sobolewski, Ł.
    Powiązania:
    https://bibliotekanauki.pl/articles/154427.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sieci neuronowe GMDH
    polska skala czasu UTC(PL)
    zegar atomowy
    GMDH neural network
    national timescale UTC(PL)
    atomic clock
    Opis:
    W pracy omówiono wyniki badań dotyczących prognozowania poprawek dla krajowej skali czasu UTC(PL), z wykorzystaniem sztucznych sieci neuronowych GMDH. Przedstawiono wyniki badań, których celem było sprawdzenie, jak dobór funkcji przejścia neuronu sieci GMDH oraz stosunku danych uczących do danych testujących wpływają na wynik prognozy. Opisano wyniki prognozowania poprawek otrzymane na podstawie przeprowadzonych badań, uzyskane na 15 dzień dla 28 kolejnych miesięcy, począwszy od stycznia 2008 roku (MJD 54479) do kwietnia 2010 roku (MJD 55299).
    The paper discusses the results of predicting the corrections for the national time scale UTC(PL), using GMDH neural networks. The aim of the research was to examine the influence of the GMDH neural network parameters, ie. the transfer function of the neuron and the ratio of training to test data on the prediction result. The first section describes the national time scale UTC(PL), and presents the problem of maintaining the best compatibility of the UTC(PL) with UTC. It also presents the method for predicting the corrections used in the GUM as well as a new method for predicting the corrections for the UTC(PL) based on GMDH neural network. The second section shows how the input data for the GMDH neural network was prepared. Based on historical measurement data from the cesium atomic clock Cs2 and corrections of the UTC(PL) relative to UTC, two time series (sc1 and sc2) were prepared. They were the basis for determining the input to the GMDH neural network. The third section describes the basic idea and principle of operation of GMDH neural networks, which belong to the group of self-organizing networks. In the fourth section there is presented the method for predicting the corrections using GMDH neural networks and there are given the research results. There were carried out investigations whose aim was to examine the influence of the transfer function of the neuron and the ratio of training to test data on the prediction result. Based on those investigations the prediction of the corrections on the 15th day of 28 consecutive months was performed. The research show that the GMDH neural networks can be used for predicting the corrections for the national time scale UTC(PL). The obtained prediction errors are significantly smaller than those obtained from the analytical linear regression method used in the GUM. It is shown that a significant influence on obtaining small prediction errors has a proper selection of the GMDH neural network parameters.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 10, 10; 869-871
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Porównanie metod prognozowania zastosowanych w sieci neuronowej GMDH przeznaczonej do wyznaczania prognozy poprawek dla krajowej skali czasu UTC(PL)
    Comparison of predicting methods used in GMDH neural network for determining the correction prediction for the national timescale UTC(PL)
    Autorzy:
    Sobolewski, Ł.
    Powiązania:
    https://bibliotekanauki.pl/articles/158497.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sieci neuronowe GMDH
    polska skala czasu UTC(PL)
    zegar atomowy
    GMDH neural network
    national timescale UTC(PL)
    atomic clock
    Opis:
    W pracy zostały porównane metody prognozowania poprawek dla krajowej skali czasu UTC(PL). Badania dotyczące prognozowania poprawek prowadzono w oparciu o sieci neuronowe GMDH dwoma metodami, metodą analizy szeregów czasowych i metodą regresji. Prognozowanie poprawek zostało wykonane na 15 dzień miesiąca dla 20 kolejnych miesięcy. Otrzymane wyniki prognoz przy użyciu sieci neuronowej GMDH zestawione z wynikami prognoz otrzymanymi przez Główny Urząd Miar z zastosowaniem metody regresji liniowej pokazują, że lepszą metodą prognozowania poprawek dla krajowej skali czasu okazała się metoda analizy szeregów czasowych.
    The paper discusses the results of predicting the corrections for the national time scale UTC(PL), using GMDH neural networks. The aim of the research was to examine the influence of the GMDH neural network prediction methods on the prediction result. The first section describes the national time scale UTC(PL) and presents the problem of maintaining the best compatibility of the UTC(PL) with UTC. It also presents the method of predicting the corrections used in the Central Office of Measures (GUM), and a new method for predicting the corrections for the UTC(PL) based on GMDH neural network. The second section shows how the input data for the GMDH neural network was prepared. Based on historical measurement data from the cesium atomic clock Cs2 and corrections of the UTC(PL) relative to UTC, two time series (sc1 and sc2) which were the basis for determining the input to GMDH neural network were prepared. The third section describes the predicting methods used in the GMDH neural network and a training data for both methods. The fourth section focuses on the method of predicting the corrections using GMDH neural networks, and contains the research results. The research on predicting the corrections were carried out using two methods, the time series analysis and the regression method. Prediction of the corrections was made on the 15th day of month for 20 consecutive months. The prediction results using the GMDH neural network were compared with the results received by the GUM with use of the linear regression method. The research show that the GMDH neural networks can be used to predict the corrections for the national time scale UTC(PL). A better method of predicting the corrections for the national time scale proved to be the method of time series analysis. The results were better than the prediction results obtained in the GUM for both time series sc1 and sc2. In the case of using the regression method only for times series sc1, the obtained results were better than those obtained in the GUM.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 1, 1; 23-25
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zmniejszanie poboru mocy w samotestujących układach cyfrowych
    Low power in BIST
    Autorzy:
    Puczko, M.
    Murashko, I.
    Yarmolik, S. V.
    Powiązania:
    https://bibliotekanauki.pl/articles/155698.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    niski pobór mocy
    test-per-clock
    wbudowane samotestowanie
    przerzutnik -T
    przerzutnik D
    low power BIST
    flip-flop-T-D
    BIST
    Opis:
    W referacie przedstawiono wyniki badań nad obniżeniem rozpraszanej mocy generatora pseudolosowych wektorów testowych i analizatora sygnatur, które są wykorzystywane podczas wbudowanego samotestowa-nia urządzeń cyfrowych BIST (ang. Built-In Self-Testing). Zaproponowano nową strukturę układu, która pozwala obniżyć moc wydzielaną w trakcie przeprowadzania samotestowania. Podstawowa idea powyższego sposobu opiera się na takiej modyfikacji elementów BIST, w której zamiast przerzutników -D wykorzystuje się przerzutniki -T.
    The power dissipation calculation of pseudorandom Test Pattern Generator (TPG) and Signature Analyzer (SA) in BIST is presented in this paper. The new idea, presented in the paper of test generation in BIST (Built-In Self-Test) allows reducing power dissipation during testing of the digital circuit. The main idea of proposed design is using flip-flops of type T.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 3-5
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metody obniżania poboru mocy podczas testowania wewnątrzukładowego
    Low power in BIST
    Autorzy:
    Puczko, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/154021.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    niski pobór mocy
    test-per-clock
    BIST
    przerzutnik -T
    przerzutnik D
    low power BIST
    flip-flop-T
    flip-flop-D
    Opis:
    W referacie przedstawiono wyniki badań nad obniżeniem rozpraszanej mocy generatora pseudolosowych wektorów testowych i analizatora sygnatur, które są wykorzystywane podczas wbudowanego samotestowania urządzeń cyfrowych BIST (ang. Built-In Self-Testing). Zaproponowano nową strukturę układu, która pozwala obniżyć moc wydzielaną w trakcie przeprowadzania samotestowania. Główna idea opiera się na takiej modyfikacji elementów BIST, w której zamiast przerzutników -D wykorzystuje się przerzutniki -T.
    Nowadays during organizing built-in self testing the most spread and best known are scan design techniques based on the full or partly scanning path. The first testing vector is put into testing system by SP (Scanning Path) data. Shifting information takes place during clock pulses, and the number of shifts is equal to the number of flip-flops in SP. Then, one synchronization pulse is used to write system changes in adequate SP positions. Next, SP values are applied to the output of the circuits, and at the same time on the date input SP follow next testing vector. So, if the SP is built of k-elements, there are needed k+1 clock pulses to put one testing vector. This realization is non effective because of high power consumption. Firstly, in modern BIST systems there are used many D-flip flops (memory elements). Even when there are used many SPs, the number of positions in each SP can reach a few thousands. In this case to put a new testing vector it is necessary to use a few thousand of synchronization pulses. Simultaneously the high amount of energy is needed, because each new testing vector needs one synchronization pulse. Secondly, during shifting data in SP in a testing circuit there are empty switchings, which requires energy. So, to minimize the power consumption test-per-clock technique is used. In this paper the new idea of minimizing power dissipation in BIST with test-per-clock technique is presented. The main idea of the new solution is to stop putting synchronization pulses to flip-flops in which their state has not changed in the current synchronization pulses. It will allow eliminating not necessary switching activity in BIST and, what is more, it will allow to decrease power consumption and Weighted Switching Activity.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 672-674
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    TPG and SA with low power consumption
    Projektowanie generatorów testów (TPG) oraz analizatorów sygnatur (SA) o obniżonym poborze mocy
    Autorzy:
    Puczko, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/157457.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    TPG
    SA
    M-sequence
    Geffe generator
    BIST
    low power
    test-per-clock
    two-pattern testing
    M–sekwencja
    generator Geffego
    niski pobór mocy
    Opis:
    In this paper new solutions for reducing a switching activity of BIST environment for the scan-organized BIST architectures are presented. Several approaches of low power BIST have been proposed. In [1], the author presents a test scheduling approach that takes into consideration the power consumption. For general BIST structure a new test pattern generator is proposed in [2]. There is a set of solutions to eliminate useless pseudo random patterns during the test mode [3-5]. The paper is organized as follows. In Section 2 the power consumption issue and weighted switching activity modeling are investigated. Section 3 presents switching activity of basic logic structures. In Section 4 a new technique is proposed. Section 5 shows the multi-input modulo 2 adder with low power consumption. In Section 6 modified structures of TPG and SA are presented. Section 7 shows two-pattern testing and Section 8 cryptographic key generation with low power consumption. Sections 9-11 include hardware verification of the presented solutions. Section 12 is the summary.
    Pobór mocy w systemach cyfrowych może znacząco wzrosnąć podczas procesu testowania. Niniejsza publikacja opisuje metodę, dzięki której może zostać zmniejszone zużycie energii w układach cyfrowych podczas testowania BIST (ang. Built-In Self-Testing). Niniejsze rozwiązanie zostało opracowane w oparciu o standardową strukturę rejestru przesuwającego z liniowym sprzężeniem zwrotnym LFSR(ang. Linear Feedback Shift Register). Weryfikacja sprzętowa pokazuje, iż pobór mocy został zmniejszony o około 50% w porównaniu ze strukturą klasyczną. Zaproponowane rozwiązanie zweryfikowano sprzętowo w generatorze testów TPG (ang. Test Pattern Generator), analizatorze sygnatur SA (ang. Signature Analyzer), generatorze par wektorów testowych oraz zmodyfikowanym generatorze Geffe’go. Zawartość artykułu jest następująca. W części 2. opisano podstawowe definicje związane z poborem mocy w BIST. W części 3. przedstawiono sposób obliczania aktywności przełączeń podstawowych struktur logicznych. W części 4. pokazano wpływ sposobu projektowania układu na jego aktywność przełączeń. Część 5. zawiera metodę projektowania wielowejściowego sumatora modulo 2 o minimalnej aktywności przełączeń. Zmniejszenie poboru mocy w generatorach testów i analizatorach sygnatur wykorzystywanych w BIST zostało zaprezentowane w części 6., natomiast obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych w części 7. Część 8. to obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych. Rozdziały 9–11 zawierają weryfikację sprzętową zaprezentowanych metod i algorytmów. Podsumowanie zawiera część 12.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 10, 10; 1040-1045
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Identyfikacja parametrów dynamicznych linii szybkich przeniesień oraz globalnych linii zegarowych w układach programowalnych Spartan-6
    Identification of dynamic parameters of fast carry chains and global clock networks in Spartan 6 FPGA devices
    Autorzy:
    Kwiatkowski, P.
    Szymanowski, R.
    Szplet, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/155755.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy programowalne
    przetworniki czasowo-cyfrowe
    linie przeniesień arytmetycznych
    globalne linie zegarowe
    programmable device
    time-to-digital converters
    carry chains
    global clock networks
    Opis:
    W artykule przedstawiono analizę parametrów dynamicznych linii szybkich przeniesień arytmetycznych oraz globalnych linii zegarowych w układzie FPGA Spartan-6 firmy Xilinx. Określono opóźnienia sygnału zegarowego oraz impulsu propagującego się w liniach szybkich przeniesień w oparciu o model czasowy układu. Wyniki symulacji zweryfikowano eksperymentalnie. Ponadto, w artykule określono wpływ warunków otoczenia (temperatury i napięcia zasilania) na opóźnienia w układzie.
    This paper presents the analysis of dynamic parameters of fast carry chains and global clock network in Spartan-6 (Xilinx) FPGA devices. The clock signal distribution and the carry chain structure are described in Section 2 (Fig. 1) and in Section 3 (Fig. 3) [1], respectively. Based on the Spartan 6 timing model [2], propagation delays in 32 time coding lines were examined. A relatively large clock skew was observed on the border of some clock regions (Fig. 2). The look ahead carry propagation was also identified. This helped to improve the resolution of coding lines [3] by eliminating death bins. Thanks to the timing model, two different types of coding lines were identified in two kind of SLICEs (Section 3, SLICEL in Fig. 4a and SLICEM in Fig. 4b). The simulation results were compared with the experimental ones obtained from the statistical code density test [4]. The 3-dimensional maps of bin widths (delays) were created to show actual differences between each of 32 coding lines (Fig. 5). The influence of temperature (Fig. 6) and power supply (Fig. 7) on delays in FPGA were also tested based on the behavior of the time coding lines resolution (Section 4). The similar clock network distribution and carry chain structures are also used in the newest FPGAs from Xilinx (Artix, Kintex, Virtex-7). The presented results can be applied to a broad class of programmable devices.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 757-759
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wysokorozdzielczy konwerter czasowo-cyfrowy z próbkowaniem impulsu
    A high resolution time-to-digital converter based on pulse sampling
    Autorzy:
    Szplet, R.
    Jarzyński, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/153993.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    precyzyjna metrologia czasu
    konwerter czas-liczba
    metoda próbkowania
    zegar wielofazowy
    układy FPGA
    precise time metrology
    time-to-digital converter
    sampling method
    multiphase clock
    FPGA devices
    Opis:
    W artykule opisane są projekt i wyniki badań konwertera czasowo-cyfrowego o rozdzielczości 9 ps i niepewności pomiarowej nie przekraczającej 31 ps. Konwerter został zrealizowany w układzie programowalnym Cyclone firmy Altera. Do konwersji czasowo-cyfrowej użyto nowatorskiej metody, w której informacja o mierzonym odcinku czasu zawarta jest w szerokości impulsu, propagującego się wielokrotnie w zamkniętej pętli opóźniającej i próbkowanego z użyciem wielofazowego zegara o wysokiej częstotliwości. Sterowanie procesem pomiarowym oraz obliczanie i przetwarzanie wyników pomiarów odbywa się z wykorzystaniem dedykowanego interfejsu użytkownika opracowanego w języku C++.W artykule opisane są projekt i wyniki badań konwertera czasowo-cyfrowego o rozdzielczości 9 ps i niepewności pomiarowej nie przekraczającej 31 ps. Konwerter został zrealizowany w układzie programowalnym Cyclone firmy Altera. Do konwersji czasowo-cyfrowej użyto nowatorskiej metody, w której informacja o mierzonym odcinku czasu zawarta jest w szerokości impulsu, propagującego się wielokrotnie w zamkniętej pętli opóźniającej i próbkowanego z użyciem wielofazowego zegara o wysokiej częstotliwości. Sterowanie procesem pomiarowym oraz obliczanie i przetwarzanie wyników pomiarów odbywa się z wykorzystaniem dedykowanego interfejsu użytkownika opracowanego w języku C++.
    The paper describes the design and test results of a time-to-digital converter with 9 ps resolution and measurement uncertainty below 31 ps. The converter has been implemented in a programmable device Cyclone manufactured by Altera. The time-to-digital conversion is based on sampling of a periodic square signal. Information about the measured time interval is contained in the width of a pulse that circulates in a closed delay loop and is sampled with the use of a high frequency clock. This method is innovative in the kind of application and it has not been implemented in an integrated circuit so far. In order to achieve both high resolution and high measurement uncertainty the four-phase sampling clock has been used. Such solution allows for fourfold reduction in a number of cycles in the loop and consequently to diminish the measurement error significantly. The four-phase clock has been generated with an embedded PLL functional block. An issue of fundamental importance for the successful implementation of the converter was the use of two short pulses as a representation of the begin and the end of a measured time interval instead of a single long-width pulse. In this way an unpredictable shrinking or stretching of a measured time interval by elements of the delay loop that have different propagation times for rising and falling edges has been avoided. The measurement as well as calculation and processing of obtained results are controlled with the use of dedicated user interface worked out in C++.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 642-644
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Porównanie przydatności sieci neuronowych typu GRNN i RBF do prognozowania poprawek dla krajowej skali czasu UTC(PL)
    Comparison of the usefulness of GRNN and RBF neural networks for predicting the corrections for the national time scale UTC(PL)
    Autorzy:
    Sobolewski, Ł.
    Powiązania:
    https://bibliotekanauki.pl/articles/154158.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sieci neuronowe GRNN
    sieci neuronowe RBF
    polska skala czasu UTC(PL)
    zegar atomowy
    GRNN neural network
    RBF neural network
    national timescale UTC(PL)
    atomic clock
    Opis:
    W pracy przedstawiono wyniki badań sieci neuronowych typu GRNN zastosowanych do prognozowania poprawek dla krajowej skali czasu UTC(PL). Wyniki te porównano z wynikami otrzymanymi przy użyciu sieci neuronowej typu RBF, a także z wynikami otrzymanymi w GUM z zastosowaniem metody regresji liniowej. Prognozowanie poprawek prowadzono w oparciu o metodę regresji dla danych wejściowych powstałych na bazie dwóch szeregów czasowych sc1 (bez eliminacji trendu opisanego równaniem regresji liniowej) oraz sc2 (z eliminacją tego trendu). Prognozy zostały wykonane na 15 dzień dla 5 kolejnych miesięcy 2008 począwszy od stycznia (MJD 54479) do maja (MJD 54599) Z przeprowadzonych badań wynika, że otrzymane wartości błędu prognozy dla sieci neuronowej typu GRNN są zdecydowanie gorsze od błędów prognozy otrzymanych przy użyciu sieci neuronowej typu RBF.
    The paper discusses the results of comparison of the usefulness of GRNN and RBF neural networks for predicting the corrections for the national time scale UTC(PL). The first chapter describes the national time scale UTC(PL), and also presents the problem of maintaining the best compatibility of the UTC(PL) with UTC. The second chapter describes the basic idea and principle of operation of the GRNN neural networks. The third chapter shows how the input data for the neural networks was prepared. Based on historical measurement data from the cesium atomic clock Cs2 and corrections of the UTC(PL) relative to UTC two time series (ts1 and ts2) were prepared, which were the basis for determining the input data for the neural networks. The fourth chapter describes the research results. The obtained research results shown that in the case of predicting the corrections for the polish time scale UTC(PL) using GRNN and RBF neural networks and the input data based on time series ts1 prediction errors have reached very large values. Predicting the corrections for the UTC(PL) based on time series ts2 was carried out in two ways. The first method assumed using the input data prepared on the basis of time series ts2 with values of two coefficients a0 and a1, which are the coefficients of linear regression equation. In the second case only coefficient a1 was used with the input data prepared on the basis of time series ts2. The best results was obtained using RBF neural network for the input data prepared on the basis of time series ts2 with a1 coefficient. For the GRNN neural network the obtained value of maximum prediction error for both method of data preparation was larger than in the case of using RBF neural network. Obtained values of prediction errors using GRNN neural network are on the same level with prediction errors obtained in the GUM using linear analytical regression method.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 11, 11; 972-974
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Scalony konwerter czas-liczba z użyciem metody licznikowej i zegara wielofazowego
    Integrated time-to-digital converter with the use of the counter method and a multiphase clock
    Autorzy:
    Szplet, R.
    Gołaszewski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/156312.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    precyzyjna metrologia czasu
    konwerter czas-liczba
    metoda licznikowa
    zegar wielofazowy
    układy FPGA
    precise time metrology
    time-to-digital converter
    counter method
    multiphase clock
    FPGA devices
    Opis:
    W artykule przedstawione są projekt i wyniki badań konwertera czas-liczba o rozdzielczości 78 ps i niepewności pomiarowej poniżej 100 ps. Pomiar czasu realizowany jest z użyciem 32 liczników zliczających okresy szesnastofazowego zegara o częstotliwości 400 MHz. Ponieważ aktywne są obydwa zbocza zegara jest on równoważny pojedynczemu sygnałowi zegarowemu o częstotliwości 12.8 GHz, co umożliwia osiągnięcie średniej rozdzielczości ok. 78 ps przy interpolacji jednostopniowej. Budowa opisanego konwertera czasliczba pozwala na łatwe rozszerzanie zakresu pomiarowego, wynoszącego 164 žs, poprzez zwiększanie pojemności użytych liczników dwójkowych. Sterowanie procesem pomiarowym oraz wyznaczanie i przetwarzanie wyników pomiarów odbywa się z użyciem dwóch procesorów programowych NIOS II zintegrowanych z konwerterem w układzie programowalnym Stratix II firmy Altera.
    This paper describes design and test results of the time-to-digital converter with 78 ps resolution and accuracy below 100 ps. The time interval measurement is performed with the use of 32 binary counters counting periods of 16-phase clock of the 400 MHz frequency. Since both edges of the clock are active it is an equivalent of a single clock signal of 12.8 GHz frequency, which provides a mean resolution of about 78 ps in a single interpolation stage. The structure of the converter allows to extend its measurement range (164 žs) easily by increasing the capacity of used binary counters. The measurement as well as calculation and processing of obtained results are controlled by two soft-core processors NIOS II implemented together with the converter in a single programmable device from family Stratix II (Altera).
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 591-593
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-15 z 15

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies