Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "arithmetic" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 18
Tytuł:
Zmodyfikowane mnożenie o stałej szerokości bitowej
Improved fixed-width multiplier
Autorzy:
Jamro, E.
Wielgosz, M.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/158107.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
arytmetyka komputerowa
filtry cyfrowe
układ mnożący
computer arithmetic
digital filters
multiplier
Opis:
Niniejszy artykuł prezentuje nową metodę kompensacji błędu odcięcia dla mnożenia o stałej szerokości bitowej czyli takiej, dla której szerokość bitowa argumentów wejściowych jest taka sama jak wyjścia. Niektóre poprzednie publikacje były oparte na błędnych założeniach, dlatego zadaniem tej publikacji jest wykazanie wspomnianych błędów oraz zaprezentowanie nowej architektury, dla której błąd średni dąży do zera.
Multiplication is usually implemented in hardware as a full bit-width parallel multiplier, i.e., input bit-widths add up to make up the output bit-width. Nevertheless, in most real-world cases, the input bit-width n is the same as the output bit-width. Therefore, in order to reduce a multiplier area, the n LSBs columns of the multiplier are truncated during the multiplication process (see Fig. 1). This introduces a truncation error which can be reduced by an error compensation circuit. The truncation errors presented in the previous papers, e.g. [3, 6, 7], are based on the false assumption; during truncation error calculation it is sufficient to consider only the combination of each partial input bit products aibj. instead of ever input bits ai and bj (see Fig. 2 and Tab. 1). Therefore a proper fixed-width multiplier structure should be introduced (the old one should be redesigned). This paper focuses on optimizing the mean error (ME) of the truncated multiplier. As a result, a novel Improved Variable error Compensation Truncated Multiplier (IVCTM) is proposed which in comparison to [2], reduces the number of AND gates by 1 in the error compensation circuit (see Fig. 3). For the IVCTM, a mean error is significantly lower than for previously published counterparts. The structure of the IVCTM is simplified in comparison to the previously published truncated multiplier [2], therefore it occupies less silicon area.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 10, 10; 1133-1136
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Mnożenie o stałej szerokości bitowej z zaokrąglaniem
Fixed-width multiplier with rounding
Autorzy:
Jamro, E.
Wielgosz, M.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154742.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
arytmetyka cyfrowa
filtry cyfrowe
układ mnożący
digital arithmetic
digital filters
digital multiplier
Opis:
Niniejszy artykuł prezentuje mnożenie o stałej szerokości bitowej, dla którego szerokość bitowa argumentów jest taka sama jak danej wyjściowej. Najmłodsze bity wyniku są odrzucane już na etapie mnożenia, dzięki czemu układ zajmuje mniej zasobów kosztem niewielkiego błędu obliczeń, który można zmniejszyć poprzez zastosowanie dodatkowych bitów ochronnych, układu kompensacji błędu oraz operacji zaokrąglania. Niniejszy artykuł proponuje nową architekturę uwzględniające powyższe operacje.
The paper deals with fixed-width multipliers, i.e. multipliers for which inputs and output bit-width is the same. In order to reduce hardware requirements for such a multiplier, some of the multiplier logic is truncated during multiplication process (see Fig. 1). This, however, introduces a calculation error which can be reduced by both special truncation-error compensation logic (e.g. presented in Fig. 2) and by additional guard bits. As presented in Tabs. 1 and 2, for relatively small number of guard bits g, the overall error is determined by the rounding process rather than truncation. Nevertheless, as it is proved in this paper, for g>0, the error compensation logic interfere with the rounding process, e.g. offsets the Mean Error (ME). Therefore a novel multiplier denoted as Mean Error optimized Rounded Truncated Multiplier (MERTM) is presented. The MERTM, instead of rounding, includes additional AND gates in comparison to the VCTM [1]. As a result, for the MERTM, ME approaches zero.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 769-771
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zmiennoprzecinkowa jednostka arytmetyczna dla sprzętowej maszyny wirtualnej
A floating point unit for the hardware virtual machine
Autorzy:
Hajduk, Z.
Powiązania:
https://bibliotekanauki.pl/articles/156437.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy FPGA
arytmetyka zmiennoprzecinkowa
field programmable gate array (FPGA)
floating point arithmetic
Opis:
W artykule omówiono, opracowaną dla struktur FPGA, implementację układów realizujących podstawowe operacje arytmetyki zmiennoprzecinkowej. Implementacja charakteryzuje się pewnym kompromisem pomiędzy zapotrzebowaniem na zasoby logiczne układu programowalnego a szybkością realizacji operacji arytmetycznych określoną przez liczbę taktów zegara niezbędną do wykonania operacji. Wspomniane układy zostały wykorzystane jako zasadnicze komponenty zmiennoprzecinkowej jednostki arytmetycznej przeznaczonej dla sprzętowej maszyny wirtualnej. Maszyna ta, implementowana w układach FPGA, jest specjalizowanym mikrokontrolerem wykonującym pośredni kod wykonywalny generowany przez kompilator środowiska inżynierskiego CPDev, przeznaczonego do projektowania oprogramowania sterowników przemysłowych. Wykonane testy wydajności maszyny sprzętowej wyposażonej w zmiennoprzecinkową jednostkę arytmetyczną wskazują, że jest ona średnio kilkadziesiąt razy szybsza od dotychczas istniejących realizacji programowych, wykorzystujących popularne mikrokontrolery AVR i ARM.
Under the CPDev (Control Program Developer) engineering environment, programs written in one of the languages defined in the IEC 61131-3 standard are compiled into the universal intermediate code executed on the side of programmable controllers by the virtual machines [9]. There are software implemented virtual machines, dedicated for the platform with popular AVR and ARM microcontrollers, and also there is a recently developed hardware virtual machine implemented using FPGA devices [2]. The hardware virtual machine, which in fact is a specialized microcontroller described in the Verilog Hardware Description Language [3], is several dozen times faster then its software counterparts [2]. But the main drawback of the existing hardware virtual machine is a lack of the ability of executing the floating point computations. The paper presents an architecture of the floating point arithmetic unit accomplishing basic floating point operation, designed for the hardware virtual machine. There are quite a lot of publications concerning FPGA implementation of the floating point arithmetic, for instance [6, 7, 8, 10, 11]. In this paper the realization of basic float-ing point operation, balanced between logic resources requirements and speed of computing (defined by the number of clock cycles necessary to end up a floating point operation), is presented. Figs. 1 and 2 show a simplified micro-architecture of the single precision (according to IEEE 754-1985 standard [5]) floating point multiplier and adder. A floating point divider has roughly the same structure as the multiplier - it differs in states functions performed by some blocks. A few different realizations of the multiplier and adder unit were designed - the details are presented in Tabs. 1 and 3. The general trend is as follows: a shorter clock cycle necessary to execute the operation needs more logic resources of FPGA. A floating point unit for the hardware virtual machine was designed based on the floating point multiplier, divider and adder blocks. Apart from the mentioned above basic floating point operation, the floating point unit also performs operations like: comparison and relation (equals, not equals, more than, more than or equal etc.), absolute value, negation, integer value to floating point value conversion, floating point to integer conversion (rounding, truncating) and some functions fetched from IEC 61131-3 standard like MIN, MAX, LIMIT. To compare performance of the hardware virtual machine equipped with the floating point unit and its software counterparts, the Whetstone based benchmark [1] was written in ST language. The test results are given in Tab. 4. The hardware virtual machine (implemented using Xilinx Spartan 3-AN FPGA XC3S1400AN-4FGG676) is several times faster than the software one implemented on AVR and ARM microcontrollers, and even a little bit faster than the PC based virtual machine (under .NET environment).
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 82-85
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A rationalized algorithm for complex-valued inner product calculation
Zracjonalizowany algorytm wyznaczania zespolonego iloczynu skalarnego
Autorzy:
Cariow, A.
Cariowa, G.
Powiązania:
https://bibliotekanauki.pl/articles/156555.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
zespolony iloczyn skalarny
redukcja złożoności obliczeniowej
complex-valued inner product
arithmetic complexity reduction
Opis:
This paper presents a rationalized algorithm for calculating a complex-valued inner product. The main idea of algorithm synthesis uses the well-known opportunity to calculate the product of two complex numbers with three multiplications and five additions of real numbers. Thus, the proposed algorithmic solution reduces the number of real multiplications and additions compared to the schoolbook implementation, and takes advantage of parallelization of calculation offered by field-programmable gate arrays (FPGAs).
W artykule został przedstawiony równoległy algorytm wyznaczania iloczynu skalarnego dwóch wektorów, których elementami są liczbami zespolonymi. Proponowany algorytm wyróżnia się w stosunku do całkowicie równoległej implementacji metody naiwnej zredukowaną złożonością multiplikatywną. Jeśli metoda naiwna wymaga wykonania 4N mnożeń (układów mnożących podczas implementacji sprzętowej) oraz 2(2N-1) dodawań (sumatorów) liczb rzeczywistych to proponowany algorytm wymaga tylko 3N mnożeń oraz 6N-1 dodawań. W pracy została przedstawiona zracjonalizowana wektorowo-macierzowa procedura obliczeniowa wyznaczania takich iloczynów a także zdefiniowane konstrukcje macierzowe, wchodzące w skład owej procedury. Przy implementacji sprzętowej proponowany algorytm posiada niewątpliwe walory w stosunku do implementacji naiwnego sposobu zrównoleglenia obliczeń wymagającego więcej bloków mnożących. A ponieważ blok mnożący pochłania znacznie więcej zasobów sprzętowych platformy implementacyjnej niż sumator, to redukcja liczby tych bloków przy projektowaniu jednostek obliczeniowych jest sprawą niezwykle aktualną. W przypadku implementacji jednostki do obliczania iloczynu skalarnego w strukturze FPGA proponowane rozwiązanie pozwala zaoszczędzić pewną część umieszczonej w układzie puli bloków mnożących lub też elementów logicznych.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 674-676
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Niepewność estymacji izolacyjności akustycznej przegród
Uncertainty of sound insulation estimation
Autorzy:
Batko, W.
Powiązania:
https://bibliotekanauki.pl/articles/153505.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
ocena niepewności
redukcyjna arytmetyka interwałowa
izolacyjność akustyczna
uncertainty evaluation
reductive interval arithmetic
sound insulation
Opis:
W artykule przedstawiono sposób wyrażania niepewności estymacji izolacyjności akustycznej, oparty na redukcyjnej arytmetyce interwałowej. Zaproponowano rozwiązanie pozwalające na wyznaczenie zakresu możliwego błędu estymacji, przy uwzględnieniu możliwych rozbieżności w wartościach parametrów wejściowych. Zaproponowana metoda wskazuje na możliwość spójnej oceny różnych kategorii błędów, uzupełnia lukę formalną z jaka mamy do czynienia w praktycznym stosowaniu zaleceń przewodnika niepewności [1].
This paper presents the method for estimating the uncertainty of sound insulation of partitions based on the reductive interval arithmetic [4]. The variability ranges of input parameters were presented as interval numbers (Fig. 1). Based on the determined intervals, the sound insulation of partition was determined by performing operations on the interval numbers. As a result, there was obtained a range of variations of sound insulation as a function of frequency (Fig. 2). The proposed arithmetic allows determining the range of a possible estimation error of the parameter analyzed, when taking into account possible differences in the values of input parameters. The distribution of errors is asymmetric. The proposed method for evaluating the uncertainty shows the possibility of coherent assessment of various categories of errors, thereby fills the formal gap which exists in practical application of the recommendations of the Guide to the Expression of Uncertainty in Measurement [1].
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 1, 1; 26-27
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Arytmetyka zredukowanego systemu binarnego
Diminished-1 arithmetic
Autorzy:
Ulman, Z.
Plebanek, M.
Ożarowski, M.
Powiązania:
https://bibliotekanauki.pl/articles/154065.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
system liczbowy
arytmetyka binarna
arytmetyka modulo
liczby Fermata
number system
Fermat numbers
modulo arithmetic
Opis:
Arytmetyka zredukowanego systemu binarnego umożliwia wykonywanie operacji modulo w binarnych układach logicznych liczących modulo . Z tego powodu jest ona chętnie stosowana w algorytmach cyfrowego przetwarzania sygnałów, na przykład do obliczeń transformaty Fouriera modulo liczby Fermata. W literaturze polskiej system ten nie był dotychczas omawiany. Artykuł przedstawia szczegółową definicję zredukowanego systemu binarnego oraz przedstawia zasady wykonywania elementarnych operacji arytmetycznych w układach cyfrowych.
Diminished-1 arithmetic makes possible performing modulo-2n+1 operations in binary arithmetic hardware which computes modulo-2n. For this reason it is willingly used in various digital signal processing applications, for instance in computing modulo-Fermat-number Fourier transforms. In this article the definition of the diminished-1 system is discussed in detail in comparison to the natural binary system. Basic arithmetic diminished-1 operations in binary circuits are also considered.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 4, 4; 76-79
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Niskomocowy koprocesor kryptograficzny dla autonomicznych bezprzewodowych sieci czujnikowych
Low-power cryptographic coprocessor for autonomous wireless sensor networks
Autorzy:
Olszyna, J.
Winiecki, W.
Powiązania:
https://bibliotekanauki.pl/articles/152204.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
autonomiczne bezprzewodowe sieci czujnikowe
arytmetyka modularna
koprocesor kryptograficzny
autonomous wireless sensor networks
modular arithmetic
cryptographic coprocessor
Opis:
W artykule przedstawiono układ koprocesora kryptograficznego dostosowanego do specyfiki autonomicznych bezprzewodowych sieci czujnikowych. Układ taki z założenia ma wspomagać realizację różnych algorytmów kryptografii klucza publicznego bazujących na arytmetyce modularnej. Koprocesor opisany w postaci modeli GEZEL i VHDL może w prosty sposób zostać zrealizowany w postaci układu ASIC lub uruchomiony na niskomocowym układzie FPGA.
The concept of autonomous wireless sensor networks involves energy harvesting, as well as effective management of system resources. Public-key cryptography (PKC) offers the advantage of elegant key agreement schemes with which a secret key can be securely established over unsecure channels. In addition to solving the key management problem, the other major application of PKC is digital signatures, with which non-repudiation of messages exchan-ges can be achieved. The motivation for studying a low-power and area efficient modular arithmetic algorithm comes from enabling public-key security for low-power devices that can perform under constrained environment like autonomous wireless sensor networks. This paper presents a cryptographic coprocessor tailored to the autonomous wireless sensor network constraints. Such a system is aimed at supporting the implementation of different public-key cryptosystems based on modular arithmetic in GF(p). The coprocessor key components are described as GEZEL models and can be easily transferred to VHDL and implemented in hardware.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 6, 6; 499-502
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja wyrażeń arytmetycznych w rekonfigurowalnych sterownikach logicznych
On arithmetic operation implementation in a reconfigurable logic controller
Autorzy:
Milik, A.
Pułka, A.
Powiązania:
https://bibliotekanauki.pl/articles/155175.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterownik programowalny
FPGA
synteza logiczna wysokiego poziomu
arytmetyka
układy rekonfigurowalne
PLC
high level logic synthesis
arithmetic
reconfigurable hardware
Opis:
W artykule przedstawiono metodę odwzorowania operacji arytmetycznych przeznaczoną dla rekonfigurowalnych sterowników logicznych. Istotą opracowanej metody jest wykorzystanie własności układów sprzętowych oraz architektury FPGA. W procesie implementacji brane są pod uwagę czas realizacji obliczeń oraz ograniczone zasoby logiczne. W oparciu o metodę szacowania czasu propagacji zrealizowano metodę łańcuchowego łączenia operacji kombinacyjnych pozwalającą na wykonanie wielu operacji w cyklu obliczeniowym.
The paper presents a package for arithmetic operation synthesis dedicated for reconfigurable logic controllers. Different representations (graphical or textual) commonly used are handled. The synthesis process starts from transforming algorithm representation into a data flow graph. The constant reduction and the tree height reduction optimization method are applied to the flow graph (Fig. 2). The developed method combines the ALAP and list allocation strategies with original elements. The main constraint is put to the number of available logic resources that can be allocated. The procedure attempts to allocate resources assuring it proper utilization in a calculation process. Together with resource allocation the operation scheduling is performed. During operation assignment the propagation time based concept of operation scheduling is used. The proposed method allows using sequential and combinatorial units. Operations are chained inside one state until total combinatorial propagation time does not exceed the assumed cycle time. This allows reducing the required number of calculation cycles by introducing combinatorial chains of operations (Figs. 3 and 4). Finally, an example of PID controller implementation is considered and compared with previous manual implementations (Fig. 5). Introducing the automatic implementation method allows reducing radically the calculation time (2.18 times) with little increase in hardware resources (+18%) (see Tab. 1).
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 842-844
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja generatora liczb losowych dla bezprzewodowych sieci czujnikowych
Realization of a random number generator for autonomous wireless sensor networks
Autorzy:
Olszyna, J.
Winiecki, W.
Powiązania:
https://bibliotekanauki.pl/articles/157906.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
autonomiczne bezprzewodowe sieci czujnikowe
generatory liczb losowych
arytmetyka modularna
autonomous wireless sensor networks
random number generators
modular arithmetic
Opis:
W artykule przedstawiono układ generatora liczb pseudolosowych dostosowany do specyfiki autonomicznych bezprzewodowych sieci czujnikowych. Realizacja podstawowych usług kryptograficznych wymaga dostarczenia liczb losowych, jednak ze względu na asymetrię zasobów (ograniczona moc zasilania i zasoby po stronie czujnikowej) konieczny jest dobór algorytmów i optymalizacja implementacji sprzętowej według kryterium mocy rozpraszanej.
The paper presents a pseudo-random number generator circuit tailored to the specific properties of autonomous wireless sensor networks [1, 2]. Implementation of essential cryptographic services, like zero-knowledge proof entity authentication [3], requires delivery of random numbers. The concept of autonomous wireless sensor networks involves energy consumption from the environment, as well as efficient management of system resources. Due to the asymmetry of resources (insufficient power and computing resources on the sensor side) careful selection of the algorithm and low-power implementation of the random number generator are required. Therefore we chose to implement the BBS algorithm (Blum-Blum-Shub generator) whose security is based on the integer factorization problem and whose operation is based on modular multiplication. In order to reduce power dissipation, we decided to implement the Montgomery modular multiplication algorithm in a bit-serial fashion. Due to the proposed modifications on algorithm and architecture level, the generator is suitable for use in constrained environments like autonomous wireless sensor networks. The power consumption is only 141 žW for an Actel Igloo low-power FPGA AGLN250V2 device operating at 100 kHz (1024 bit operands). Słowa kluczowe: autonomiczne bezprzewodowe sieci czujnikowe, generatory liczb losowych, arytmetyka modularna
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 9, 9; 789-791
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zastosowanie interwału korelacji do oceny niepewności standardowej średniej arytmetycznej danych skorelowanych
Application of correlation interval to determination of standard uncertainty of arithmetic mean for correlated data
Autorzy:
Kowalczyk, A.
Szlachta, A.
Hanus, R.
Powiązania:
https://bibliotekanauki.pl/articles/155964.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sygnały przypadkowe
funkcja autokorelacji
interwał korelacji
średnia arytmetyczna
niepewność standardowa
random signals
autocorrelation function
correlation interval
arithmetic mean
standard uncertainty
Opis:
W pracy zaproponowano wykorzystanie interwału korelacji do wyznaczania standardowej niepewności średniej arytmetycznej szeregu danych dodatnio skorelowanych. Dla wykładniczego modelu skorelowania danych porównano sposób oceny wpływu skorelowania za pomocą interwału korelacji i wartości funkcji autokorelacji.
Correlation interval (CI) is frequently used in stochastic signals analysis. In this work the CI application to determination of standard uncertainty of arithmetic mean for correlated data is proposed. The results of theoretical analysis for Gaussian distributed data with exponential form of autocorrelation functions are given. The paper is divided into five sections. The first is a short introduction to the subject of the paper. Section 2 presents the definition and determination of CI (Eq. 1, Eq. 2) and its application to evaluation of the standard uncertainty of the arithmetic mean (Eq. 11). Section 3 describes the use of correlation interval to determination of the standard uncertainty of the arithmetic mean for data with exponential form of autocorrelation function. The results of experiments for random signals with Gaussian probability distribution are given in Section 4. Section 5 summarizes the results and presents final remarks. The authors conclude that the method described in this paper may be applied to determination of standard uncertainty of arithmetic mean for Gaussian positively correlated data.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 12, 12; 1549-1551
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Nowa metoda oceny niepewności identyfikacji źródeł hałasu
A new method for uncertainty assessment of noise source identification
Autorzy:
Batko, W.
Pawlik, P.
Powiązania:
https://bibliotekanauki.pl/articles/151148.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
ocena niepewności
arytmetyka przedziałowa
identyfikacja źródeł hałasu
ocena zagrożeń hałasu
wibroakustyka
uncertainty assessment
interval arithmetic
noise source identification
noise hazard estimation
vibroacoustics
Opis:
W artykule przedstawiono nową metodę oceny niepewności estymacji poziomu dźwięku pochodzącego od identyfikowanych źródeł oraz tła akustycznego. Wykorzystano metodę eliminacji w celu zbadania wpływu poszczególnych źródeł na sumaryczny poziom hałasu. Operacje matematyczne opisujące wykorzystaną metodykę obliczeniową, przeprowadzono w formalizmie redukcyjnej arytmetyki przedziałowej, w celu oceny wpływu niepewności pomiarowej na wyniki obliczeń. W artykule przedstawiono ogólny schemat oceny niepewności, dający możliwość uwzględnienia informacji probabilistycznej związanej z wynikami pomiaru. Zaproponowane rozwiązanie oparto na pomiarach zrealizowanych w warunkach laboratoryjnych.
A new method for uncertainty assessment of the sound level originated from identified noise sources and their acoustic background is presented in the paper. The elimination method [1] was applied in order to investigate influence of individual sources on the cumulative noise level. Mathematical operations describing the used computational method were performed in the reduction interval arithmetic formalism [6] to assess the influence of the measuring uncertainty on the calculation results. The measurement values of the total noise level and the noise levels characteristic for disconnections of successive noise sources were presented in the interval numbers. These numbers contain the measurement values and the uncertainty (Tab. 2). The authors determined the ranges of variation for estimates of the noise levels by individual sources and the background noise using the reductive interval arithmetic (Tab. 3). The general uncertainty estimation scheme presented in the paper provides the possibility of taking into account probabilistic information related to the obtained results. The proposed solution was based on measurements realised under laboratory conditions.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 6, 6; 529-531
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Układy arytmetyki stochastycznej i ich implementacja w strukturach FPGA
Stochastic arithmetic circuits and their implementation in FPGAs
Autorzy:
Kawalec, P.
Powiązania:
https://bibliotekanauki.pl/articles/153979.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
arytmetyka stochastyczna
sumatory
subtraktory multiplikatory
dokładność przetwarzania
realizacja sprzętowa
układy FPGA
stochastic arithmetic
adders
subtractors
multipliers
conversion accuracy
hardware implementation
FPGA devices
Opis:
W artykule przedstawiono podstawowe układy arytmetyki stochastycznej zrealizowane w technice cyfrowej. W celu zapewnienia maksymalnej szybkości działania, syntezę układów arytmetyki stochastycznej przeprowadzono na elementach logicznych i przerzutnikach. Dla specjalizowanych układów sumatorów, subtraktorów, oraz multiplikatorów i układów potęgujących, wyznaczono dokładność przetwarzania. Przeprowadzono ich syntezę i implementację w układach FPGA, wyznaczając szybkość działania.
The paper presents fundamental circuits of stochastic arithmetic realized by means of digital technology. In order to ensure the maximum operational speed, synthesis of stochastic arithmetic circuits has been performed on logical elements and triggers. Specialized stochastic adders on NOT and NAND elements (Fig.1) as well as on multiplexers (Fig. 3) both without and with randomization of the input data (Fig. 2) have been designed for disjoint events in binary random sequences. Specification of stochastic adders has been conducted in VHDL language, and their verification - in functional simulation mode (Fig. 4). The accuracy of the stochastic adder operation has been determined, whereas synthesis and implementation of these systems in FPGA structure allowed for showing the speed of stochastic adder operation with the frequency of timing exceeding 100 MHz. Similar investigations have been carried out for specialized stochastic subtractors. For independent binary random sequences, stochastic multipliers and squaring circuits (Fig. 6) have been designed, having a structure particularly useful for realization within programmable logical FPGA structures.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 627-629
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Effective residue-to-binary converter with the Chinese Remainder Theorem
Efektywna konwersja liczb z systemu resztowego do systemu wagowego z uzyciem chińskiego twierdzenia o resztach
Autorzy:
Ulman, Z.
Czyżak, M.
Powiązania:
https://bibliotekanauki.pl/articles/152042.pdf
Data publikacji:
2003
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
cyfrowe przetwarzanie sygnałów
szybka arytmetyka komputerowa
resztowy system liczbowy
digital signal processing
fast computer arithmetic
residue number system
residue-to-binary converter
Opis:
The residue-to-binary conversion is the key operation in all digital signal processing applications that use the Residue Number System (RNS). In this work a new conversion technique based on the Chinese Remainder Theorem (CRT) for 5- and 6-bit moduli is proposed. It is especially suited for the realization with the use of binary arithmetic. the specific property of the realization with the use of binary arithmetic. The specific property of the technique is a way of calculation of the excess factor r in the CRT formula that makes possible, under certain conditions, the reduction of processed numbers from the range [0,nM) to [0,2M) where "M" is the product of moduli. This is done by replacing the calculation of "r" by the computation of the result of division of the sum of projections by a power of 2 close to M. Such approach allows for very effective hardware realization of the converter. Only small ROM`s and standard binary adders are required. Moreover, the pipelining on the Full-Adder (FA) level possible.
Konwersja liczb z systemu resztowego do systemu binarnego jest podstawową operacją we wszystkich układach cyfrowego przetwarzania sygnałów, które wykorzystują system resztowy. W niniejszej pracy zaproponowano nowa metodę konwersji opartą o chinskie twierdzenie o resztach dla modułów 5- i 6-bitowych. Specyficzną cechą nowej metody jest sposób obliczania tzw. współczynnika pomiaru "r" w formule chińskiego twierdzenia o resztach, co umożliwia pod pewnymi warunkami, redukcję przetwarzanych liczb z zakresu [0,nM) do [0,2M). Jest to realizowane poprzez zastąpienie obliczania "r" obliczaniem rB, gdzie M jest potęgą liczby 2 bliska M. Takie podejście pozwala na bardzo efektywną sprzętową realizację konwertora. Konieczne są tylko małe pamięci typu ROM i standardowe sumatory binarne. ponadto możliwa jest realizacja potokowa z częstotliwością ograniczoną opóźnieniem sumatora 1-bitowego.
Źródło:
Pomiary Automatyka Kontrola; 2003, R. 49, nr 12, 12; 34-38
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Generalized multiresolution discrete orthogonal transforms
Uogólnione wielorozdzielcze dyskretne transformacje ortogonalne
Autorzy:
Andreatto, B.
Cariow, A.
Powiązania:
https://bibliotekanauki.pl/articles/972134.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
multiresolution transformation
fast transform
arithmetic complexity reduction
multiresolution analysis
vector-matrix notation
transformacja wielorozdzielcza
szybka transformacja
redukcja złożoności obliczeniowej
analiza wielorozdzielcza
notacja wektorowo-macierzowa
Opis:
This paper presents an idea of the multiresolution discrete orthogonal transforms. One possible approach to realization of this multiresolution transform is implementation of the rationalized algorithm for computing the coefficients creating the consecutive resolution levels. The paper also presents an example of synthesis of the fast algorithm for computing the coefficients of the multiresolution discrete Hartley transform. For the description of the compuatational procedures we use a vector-matrix notation.
W artykule przedstawiono uogólnioną wielorozdzielczą dyskretną transformację ortogonalną. Zdefiniowana w niniejszej pracy transformacja pozwala na analizę sygnału na wielu poziomach rozdzielczości. Poziomy te są stanowione poprzez współczynniki częstotliwościowe uzyskiwane w procesie realizacji szybkich dyskretnych transformat ortogonalnych np. dyskretnej transformaty Fouriera (DFT), dyskretnej transformaty kosinusowej (DCT), dyskretnej transformaty Hartley’a, czy też dyskretnej transformaty slant, w odniesieniu do kolejnych fragmentów badanego sygnału. Przedstawiony w niniejszym artykule schemat postępowania jest słuszny dla sygnałów o liczbie próbek będącej naturalną potęgą liczby dwa. Zastosowanie szybkich algorytmów realizacji poszczególnych przekształceń na kolejnych poziomach rozdzielczości, pozwala na uzyskanie znaczącej redukcji liczby wykonywanych działań arytmetycznych, w porównaniu do metody polegającej na bezpośrednim mnożeniu macierzy bazy i wektora kolumnowego danych wejściowych. W przedłożonej pracy, do opisu poszczególnych procedur obliczeniowych posłużono się rachunkiem wektorowo-macierzowym, który jest adekwatny do opisu przestrzenno-czasowych struktur procesów obliczeniowych, jak również umożliwia w sposób bezpośredni odwzorowanie tychże struktur w przestrzeni realizacji programowych i sprzętowych. W artykule zaprezentowano również przykład syntezy szybkiego algorytmu realizacji wielorozdzielczej dyskretnej transformaty Hartley’a dla sygnału jednowymiarowego o liczbie próbek wynoszącej osiem.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 830-832
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza diagramu LD z operacjami arytmetycznymi przeznaczona dla układów FPGA
LD synthesis with arithmetic operations for FPGA
Autorzy:
Milik, A.
Powiązania:
https://bibliotekanauki.pl/articles/156660.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterownik programowalny
diagram stykowy
LD
FPGA
synteza logiczna wysokiego poziomu
arytmetyka
układy rekonfigurowane
PLC
ladder diagram
high level logic synthesis
arithmetic
reconfigurable hardware
Opis:
W artykule przedstawiono automatyczną metodę syntezy układu sterowania danego w postaci diagramu stykowego LD lub listy instrukcji IL do sprzętowego układu sterowania implementowanego w układzie FPGA. Zaproponowana metoda pozwala uzyskać sprzętowy układ sterowania zachowujący sekwencyjne własności przetwarzania wynikające z zapisu LD i IL. Przedstawiony algorytm syntezy pozwala na dokonanie syntezy operacji logicznych i arytmetycznych. Istotnymi celami opracowanego algorytmu jest masowe przetwarzanie, redukcja cykli obliczeniowych oraz odwzorowanie w ograniczonej liczbie zasobów operacji arytmetycznych.
The paper presents the synthesis algorithm of a ladder diagram (LD) or instruction list (IL) into a reconfigurable logic controller implemented in FPGA [5, 8, 9]. The algorithm incorporates synthesis of Boolean and fixed point arithmetic operations. It utilizes the intermediate form of the data flow graph (DFG) [4, 6]. PLCs introduce variable dependencies caused by serial processing of LD (Fig. 1). It has been proved that appropriate distribution of feedback signals allows implementing LD logic dependencies during a single calculation cycle (Fig. 2). The LD diagram is compiled into DFG that records variable dependencies. The presented optimization allows reducing the controller complexity and its response time in comparison to solutions presented in [2, 3] (Fig. 3). Arithmetic operations introduce larger implementation complexity and require more time to calculate than logic operation. The DFG generated from LD or IL is used for scheduling and mapping (Fig. 4). The scheduling and mapping procedure assumes the limited number of arithmetic resources while logic operations are allocated without constraints. The scheduling procedure takes into account operation execution timing (Fig. 4C). The obtained circuit after scheduling with arithmetic operations may require more than one cycle to complete all operations in comparison to the model limited only to logic operations. The presented synthesis procedure enables obtainment of fully functional hardware implementation of the controller given by LD or IL with massively parallel processing and a very short response time (1 to several clock cycles).
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 617-619
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 18

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies