Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "H.264/AVC" wg kryterium: Temat


Wyświetlanie 1-5 z 5
Tytuł:
Moduł predykcji Intra dla sprzętowego dekodera standardu H.264/AVC
Intra prediction hardware module for high profile H.264/AVC decoder
Autorzy:
Roszkowski, M.
Pastuszak, G.
Powiązania:
https://bibliotekanauki.pl/articles/156654.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dekoder H.264/AVC
predykcja INTRA
FPGA
H.264/AVC decoder
intra prediction
Opis:
W artykule przedstawiony został sprzętowy moduł predykcji INTRA dla dekodera standardu H.264/AVC z obsługą profilu High. Zaprojektowany moduł obsługuje wszystkie tryby predykcji INTRA przewidziane w standardzie dla tego profilu, a także wszystkie dostępne podpróbkowania chrominancji. Moduł został zsyntetyzowany dla układów z rodziny Stratix 2 firmy Altera oraz w technologii ASIC TSMC 0,13 žm. Dla tej drugiej technologii osiągnięto maksymalną częstotliwość pracy równą 200 MHz. Weryfikacja wykazała, że zaprojektowany moduł jest w pełni zgodny ze standardem H.264/AVC, za wyjątkiem trybu MBAFF, a także że moduł jest zdolny do przetwarzania sekwencji HDTV w czasie rzeczywistym.
This paper presents an INTRA prediction module for a H.264/AVC HDTV decoder. The module supports H.264/AVC High Profile, without the MBAFF frame processing scheme, but with all chroma formats. The module is synthesized for Altera Stratix 2 device family and TSMC 0,13 žm technology. The maximal operating frequencies are 100 MHz and 200 MHz, respectively. The presented module is capable of the calculation of at least one prediction value per clock cycle. This means that the frequency of 100 MHz is enough to process 1920x1080 sequence with 4:2:0 sub-sampling in real time. Furthermore, the module is able to decode 1920x1080 sequence with 4:4:4 chroma format in real time when operating at 200 MHz. The module is based on widely used architecture of four parallel processing elements, each capable of computing of one prediction value. This architecture has been extended to support INTRA 8x8 modes and various chroma sub-samplings introduced in H.264/AVC High profile. All the within macroblock neighboring samples are kept in registers (Fig.1). In the case of the 8x8 prediction modes, the neighbouring samples filtering process is conducted by a separate filter module with throughput of one sample per clock cycle. The filtering is tightly coupled with the neighbouring reconstructed sample reception. Blocks of all sizes are decomposed into 4x4 blocks, and processed as such (Figs. 3 and 4). In the case of 8x8 blocks, 8x8 prediction modes are mapped as precisely as possible into 4x4 ones, to limit the number of processing element multiplexer inputs, which results in higher operating frequency of the module. The synthesis results are presented in Tabs. 2 and 3.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 46-48
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sprzętowa implementacja dekodera nagłówków i dekodera CAVLC w standardzie kompresji wideo H.264/AVC
Stream header decoder and context-adaptive variable-length decoder hardware module for H.264/AVC codec
Autorzy:
Wieczorek, M.
Pastuszek, G.
Powiązania:
https://bibliotekanauki.pl/articles/156422.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
kompresja wideo
CAVLC
H.264/AVC
video coding
Opis:
Poniższy artykuł zawiera opis sprzętowej realizacji dekodera nagłówków strumienia oraz kontekstowo-adaptacyjnego dekodera kodów zmiennej długości zgodnych ze standardem kompresji wideo H.264/AVC. Przedstawiony układ jest w stanie odczytać i zdekodować parametry strumienia oraz dane sterujące poszczególnych elementów składni jak również odtworzyć bloki współczynników zapisanych przy użyciu kodera VLC. Zaprojektowany moduł został poddany syntezie zarówno dla technologii FPGA jak i ASIC a poprawność jego działania została zweryfikowana zgodnie z modelem referencyjnym JM w wersji 16. Wyniki syntezy proponowanego dekodera pokazują, iż może pracować on z częstotliwością taktowania 100MHz na układach FPGA z rodziny Stratix II, co pozwala na obsłużenie sekwencji w wysokiej rozdzielczości HDTV.
This paper describes the implementation of a stream header decoder and a context-adaptive variable-length decoder in conformity with the H.264/AVC standard. This module is able to decode headers of syntax elements and to decode blocks of transform coefficients coded using context-adaptive variable-length coder. The designed module is synthesized based on FPGA and ASIC technologies and verified with the reference model JM in version 16. The implementation results show that the architecture can work at 100 MHz for FPGA Stratix II devices and can support HDTV in real time. There are two main methods of improving the CAVLC decoding process. The most common is a multi-symbol decoding architecture shown in [1], [4], and [5]. In [2] a Hierarchical logic for Look-up tables (HLLT) algorithm is proposed. It simplifies calculation of the coefficient-token parameter but generates a five-element long cascade which may reduce the speed of decoding process. In [5] also a way of grouping the coeffi-cient-token codewords is proposed. All the publications concentrate mainly on the CAVLC design and do not describe decoding of control data in detail (e.g., headers, macroblock/block types, coded block pattern, and motion vectors). The proposed binary decoder supports all the functionality of H.264/AVC High Profile, except of MBAFF mode and SEI elements. Although the architecture needs more logic gates than other analyzed designs, it enables also decoding of all syntax elements and provides much more functionality. The throughput is sufficient to support HDTV applica-tions in real time.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 64-66
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wdrażanie naziemnej telewizji cyfrowej na obszarze województwa lubuskiego
Implementation of the terrestrial digital television in the district of Lubuskie
Autorzy:
Półtorak, M.
Powiązania:
https://bibliotekanauki.pl/articles/158264.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
DVB-T
H.264/AVC
MPEG-4
Opis:
W referacie przedstawiono ocenę warunków odbioru programów telewizji cyfrowej emitowanych w kanale 45 z dwóch nadajników zlokalizowanych na obszarze województwa lubuskiego w Radiowo - Telewizyjnym Centrum Nadawczym (RTCN) Jemiołów k/Łagowa i w Radiowo - Telewizyjnym Centrum Nadawczym (RTCN) Wichów k/Żagania. Na podstawie przeprowadzonych pomiarów natężenia pola w wyznaczonych Terenowych Punktach Pomiarowych (TPP) dokonano również porównania warunków odbioru programów telewizyjnych nadawanych analogowo i cyfrowo.
The paper presents an assessment of receiving conditions of digital television programmes broadcasted in the channel no 45 from two transmitters located on the area of the Lubuskie district in the RTCN (Radio & Television Transmitting Centre) Jemiołów near the city of Łagów and in the RTCN Wichów near the city of Żagań. In the introduction to the paper (Paragraph 1) the crucial significance of the transition from analogue to digital transmission of television programmes is indicated. Both in Europe and in Poland this transition is a result of international regulations and decisions made within the framework of Regional Radiocommunication Conferences (RRC) organised by the International Telecommunication Union (ITU). Most important of these regulations and decisions are presented in Paragraph 2. Paragraph 3 describes technical and operational conditions for digital emission of television programmes in the district of Lubuskie. In order to compare the reception possibility of analogue and digitally broadcasted television programmes in the district of Lubuskie, 13 Terrain Measurement Points (TPP) located along the border of the district were chosen (Paragraph 4). On the basis of conducted measurements of the field intensity level in the assigned TPP, an assessment of reception possibility of analogue and digitally broadcasted television programmes was made (Paragraph 5). The conclusions (Paragraph 6) contain the essential comparative data concerning reception conditions during the transition period of analogue and digitally broadcasted television programmes from both Radio & Television Transmitting Centres localised in the district of Lubuskie.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 10, 10; 1159-1161
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Architektura transformacji i kwantyzacji w wysoko-przepustowym koderze H.264/AVC opartym na zaawansowanym wyborze trybu kodowania
Transforms and Quantization in the High-Throughput H.264/AVC Encoder Based on Advanced Mode Selection
Autorzy:
Pastuszak, G.
Powiązania:
https://bibliotekanauki.pl/articles/156172.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
architektura sprzętowa
H.264/AVC
kompresja wideo
hardware architecture
video compression
Opis:
Standard kompresji wideo H.264/AVC umożliwia uzyskanie wysokiej efektywności kompresji kosztem dużej złożoności obliczeniowej. Aby uzyskać możliwie wysoką efektywność architektura kodera opisana w tym artykule realizuje wybór trybu kodowania na bazie łącznej optymalizacji zniekształceń i stopnia kompresji. W szczególności założony przepływ danych pozwala na uzyskanie przepustowości 32 próbek/współczynników na takt zegara, co umożliwia sprawdzenie dużej ilości trybów kodowania przed wyborem najbardziej optymalnego. Architektura zawiera bloki transformacji, kwantyzacji, dekwantyzacji, odwrotnej transformacji, rekonstrukcji. Architektura obsługuje wszystkie rodzaje transformat i formaty chrominancji wyspecyfikowane w profilu Wysokim przy użyciu tych samych zasobów sprzętowych. Przepustowość uzyskiwana w układach FPGA pozwala na wybór trybu na bazie analizy zniekształceń i stopnia kompresji dla wymagań HDTV.
The H.264/AVC standard allows for a high compression efficiency at the cost of computational complexity. To achieve the efficiency as high as possible, the architecture proposed in the paper supports the mode selection based on the rate-distortion optimization. In particular, the dataflow assumes throughput of 32 samples/coefficient per clock cycle, on average, allowing a lot of compression options to be checked. Moreover, the architecture supports all transform sizes specified for High Profile using the same hardware resources. Synthesis results show that the design can work at 100 MHz for FPGA Stratix II devices.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 480-482
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Propozycja architektury dekodera arytmetycznego standardu H.264/AVC
Context-adaptive binary arithmetic decoder architecture for H.264/AVC
Autorzy:
Abramowski, A.
Pastuszak, G.
Powiązania:
https://bibliotekanauki.pl/articles/156691.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
H.264/AVC
CABAC
dekoder entropijny
dekoder wideo
entropy decoder
video decoder
Opis:
Artykuł przedstawia architekturę binarnego dekodera arytmetycznego standardu H.264/AVC, zdolną do obsługi profilu High. Pozwala ona na dekodowanie w przybliżeniu jednego symbolu w czasie pojedynczego taktu sygnału zegarowego, głównie dzięki modyfikacji kolejności kroków algorytmu oraz wprowadzeniu potokowości w pętli sprzężenia zwrotnego. Architektura została opisana w języku VHDL, a analiza wyników syntezy wskazuje, że umożliwia ona obsługę sekwencji HDTV.
This paper presents a novel architecture of the H.264/AVC binary arithmetic decoder, which conforms to High Profile, including all chroma formats and Macroblock Adaptive Frame/Field coding (MBAFF). It is able to decode almost one symbol per clock cycle, while consuming very limited hardware resources. The main feature of the proposed solution is the parallelization of the feedback loop between the arithmetic decoder core and the context generator, achieved by calculation of two contexts for each possible case in advance and selection of the correct one immediately after the current symbol is available. Some smaller optimizations include the modification of the operation order on the critical path, and the projection of mvd values, allowing economizing the memory usage. The architecture was described in VHDL and realized using TSMC 0.13žm technology. Comparison of the synthesis results and the performance with previous works proves that the proposed architecture maintains the best trade-off between the speed of the video processing and the hardware utilization, while being able to process HDTV in real time.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 49-51
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-5 z 5

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies