Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Encryption" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-12 z 12
    Tytuł:
    Implementacja algorytmu szyfrującego AES-128 w układzie FPGA Spartan 3E z procesorami PicoBlaze
    Implementation of ciphering algorithm AES-128 in FPGA Spartan 3E with PicoBlaze processors
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/156238.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    szyfrowanie
    algorytm AES
    FPGA
    data encryption
    AES algorithm
    Opis:
    W artykule przedstawiono wyniki badań dotyczących implementacji algorytmu szyfrującego AES-128 (Advanced Encryption Standard) w układzie FPGA (Field Programmable Gate Array) Spartan 3E. Podano opis kompletnego systemu cyfrowego, który umożliwia odbiór strumienia danych przez złącze szeregowe i ich szyfrowanie. W projekcie w istotny sposób zredukowano koszt i pobór mocy mikrosystemu dzięki zastosowa-niu układu Spartan 3E z dwoma procesorami PicoBlaze. Przedstawiono wyniki badań eksperymentalnych zaimplementowanego algorytmu pod kątem szybkości przetwarzania strumienia danych.
    In this paper we present implementation of the AES-128 (Advanced Encryption Standard ) ciphering algorithm in FPGA (Field Programmable Gate Array) Spartan 3E device. The complete digital microsystem is described, which receives a data stream by serial interface, and performs real-time encryption using the AES-128 ciphering algorithm. An important feature of the developed microsystem is significantly reduced size and power dissipation of the device. It has been obtained by optimized architecture of the encryption scheme, using look-up-tables and two PicoBlaze cores. Results of experimental tests focused on the maximum data throughput are also presented.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 520-522
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja algorytmu szyfrującego Rijndael (AES) w układzie FPGA Virtex 4FX
    Implementation of the ciphering algorithm Rijndael (AES) in Virtex 4FX FPGA device
    Autorzy:
    Dąbal, P.
    Pełka, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/151888.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    szyfrowanie
    algorytm Rijndael
    FPGA
    data encryption
    Rijndael algorithm
    Opis:
    W artykule przedstawiono budowę, działanie i wyniki badań eksperymentalnych bloku IP-core, który może równolegle szyfrować/ deszyfrować dwa strumienie danych przy użyciu algorytmu Rijndael ze 128-bitowym kluczem, dostarczanych za pośrednictwem magistrali Processor Local Bus (PLB). Podany został kompletny opis systemu składającego się z procesora MicroBlaze oraz podłączonego do niego IP-core. Dokonano pomiarów szybkości przetwarzania w zależności od wybranego trybu pracy.
    The paper presents design, principle of operation and experimental results of a dedicated IP-core developed for parallel data encryption/decription of two data streams provided by the Processor Local Bus (PLB). The encryption process is based on the standardized Rijndael algorithm with an 128-bit encryption key. The algorithm is performed by two cooperating with each other PicoBlaze processors, with extended internal RAM and shared 2kB ROM. An architecture of IP-core block is shown in Fig. 2. The extended RAM stores the generated sub-keys for consecutive rounds. Using the substitution tables stored in ROM it is possible to achieve a uniform speed of data encryption and decryption. There is also proposed a special operating mode that changes the encryption key when a single data stream is processed. The detailed description of the complete digital system consisting of the IP-core and MicroBlaze processor is given. The experimental results of data encryption throughput are also presented. The comparison with similar solutions reported by other authors is discussed.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 591-593
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Modelowanie w FPGA szyfratorów implementowanych w logice odwracalnej
    FPGA-based modeling of encryption systems implemented in reversible logic
    Autorzy:
    Skorupski, A.
    Pawłowski, M.
    Gracki, K.
    Kerntopf, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/156656.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    odwracalne układy logiczne
    układy FPGA
    reversible logic circuits
    encryption
    FPGA
    Opis:
    Idea projektowania cyfrowych układów w logice odwracalnej jest wykorzystywana do budowy układów małej mocy. Modelowanie takich układów stało się możliwe dzięki zastosowaniu współczesnych narzędzi symulacyjnych stosowanych do programowania układów FPGA. W niniejszym artykule pokazano wykorzystanie logiki odwracalnej do szyfrowania i przykładową implementację takiego układu. Dla zwiększenia złożoności szyfratora rozbudowano go o programowaną matrycę krosującą zmieniająca kolejność sygnałów wejściowych oraz o układ przekształcania klucza szyfrującego.
    A circuit (gate) is called reversible if there is one-to-one correspondence between its inputs and outputs. Research on reversible logic circuits is motivated by advances in quantum computing, nanotechnology and low-power design. Therefore, reversible logic synthesis has been recently intensively studied. The attention is focused mainly on the synthesis of circuits built from the NCT library of gates, i.e. NOT, CNOT and Toffoli gates. Many developers work with design of classical digital devices like registers, adders, processors etc. using reversible circuits. Recently they have also tried to build more complex devices like for example an encryption devices [4, 5, 6, 7], however, only for saving energy. The other point of view, presented in this paper, is to use some features of reversible function. One of them is a big number of functions. For n variables there exist 2n! different function. There are 24 reversible functions for 2 variables, 40320 functions for 3 variables and more than 20x1012 for 4 variables. Synthesis of circuits using 8 variable reversible function is too complicated. We use two cascades using 4 variable reversible function. We consider a 16-gates cascade. Depending on a given reversible function different cascade circuits will be obtained. These circuits correspond to a cryptographic key. Because we assume a 16-gates cascade and there exist 32 various gates we use 80-bit key for a 4-input cascade. Hence, for two cascades a cryptographic key will consist of 160 bits. Modern simulation tools based on FPGAs have enabled modeling of such circuits. In the paper we study application of reversible logic to developing encryption circuits. The results of FPGA-based simulation of a simple encryption circuit implemented built from reversible gates are also presented.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 620-622
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Rekonfigurowanie funkcji odwracalnych modelowanych w układzie FPGA
    Reconfiguration of reversible functions using modeling of gates in FPGA
    Autorzy:
    Skorupski, A.
    Pawłowski, M.
    Gracki, K.
    Kerntopf, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/153971.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    odwracalne układy logiczne
    szyfrowanie
    układy FPGA
    reversible logic circuits
    encryption
    FPGA
    Opis:
    Układy FPGA dobrze nadają się do modelowania układów odwracalnych, których implementacje sprzętowe są dopiero w stadium opracowywania. Układy odwracalne umożliwiają prostą realizację szyfratorów i deszyfratorów. W artykule rozpatrzono działanie dwóch szesnasto-bramkowych kaskad zbudowanych z cztero-wejściowych bramek odwracalnych NCT, aby uzyskać bajtowo zorientowany szyfrator. Zbiór bramek NCT o co najwyżej czterech wejściach zawiera 32 bramki, więc dla skonfigurowania jednej bramki potrzeba 5 bitów. Zatem kaskada może być określona przez 80-bitowe słowo, co dla dwóch kaskad daje 160-bitowy klucz. Po każdym wejściowym bajcie obie kaskady są rekonfigurowane za pomocą odpowiedniego przesuwania 80-bitowych słów. Sposoby przesuwania są określane przez dodatkowe bity klucza pomocniczego.
    FPGAs can be applied to modeling of reversible circuits because their practical realization is still under development. This technique enables implementing substitution ciphers. We try to build a byte-oriented stream cipher. Such a cipher uses two four-input and four-output cascades. Each of the cascades contains 16 reversible NCT gates. Because there exist 32 different NCT gates having at most four inputs we use 80 bits (16×5 bits) to determine one cascade so for two cascades 160 bits are needed. These bits are called the base key and are stored in the memory of a cipher. At the beginning of encryption the key is loaded to a circular shift register. After each input byte (a clock period) the contents of the shift register is shifted by a specified number of bits. The number of bits by which the register contents is shifted constitutes the second part of the cipher key. The shifting process causes changes in cascades after each input byte. If shifting the key is the same during both encryption and decryption, then the cipher will work correctly. In the paper, we present some methods of key shifting. If the register contents is shifted by 5 bits, then each gate is replaced by its predecessor (the first gate is replaced by the last one). The results of different shifting modes are presented showing that in all cases correct encryption/decryption is performed. For modeling and simulation of synthesis we used test-bench software ActiveHDL v 8.2 from ALDEC.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 471-473
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wybrane zagadnienia implementacyjne zaawansowanych algorytmów kryptografii wizualnej
    Selected aspects of implementation of advanced visual cryptography algorithms
    Autorzy:
    Wiśniewski, P.
    Ogiela, M. R.
    Powiązania:
    https://bibliotekanauki.pl/articles/155838.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    podział sekretu
    kryptografia wizualna
    szyfrowanie informacji obrazowej
    secret sharing
    visual cryptography
    image encryption
    Opis:
    W publikacji scharakteryzowano dwa zaawansowane algorytmy kryptografii wizualnej: tzw. rozszerzoną kryptografię wizualną, w której istnieje możliwość umieszczenia fałszywych danych w sekretnych częściach obrazu, oraz skuteczną technikę szyfrowania obrazów kolorowych. Zaprezentowano także przykładową aplikację umożliwiającą użycie jednej z czterech metod oraz odczyt utajnionej informacji. Otrzymane wyniki działania opisywanych algorytmów potwierdzają wysoką skuteczność tego rodzaju technik kryptograficznych oraz zasadność ich praktycznego zastosowania.
    The paper presents two advanced visual cryptography algorithms: extended visual cryptography (EVCS) [2], where it is possible to place false information in shares of an image, and an effective encryption method for color images. This publication also presents an example application, which allows its user to execute one of four visual cryptography algorithms and to decrypt the secret information by joining shares. The first section shows the purpose of encrypting image data and main advantages of visual cryptography. In the second section an idea of secret sharing is presented. The third section describes visual cryptography techniques, where it is possible to create meaningful shares by encoding false information into shadow images. An example of (2,4)-threshold EVCS scheme is presented for a secret binary image. The fourth section presents a visual cryptography algorithm suitable for color images, which was analysed using a sample image. In the fifth section a visual cryptography system is proposed and its main features are presented, including procedure descriptions and obtained execution times of encryption algorithms. The summary presents the advantages of advanced visual cryptography algorithms and the utility of the application created for research. The obtained results of executing the described algorithms confirm the efficiency of these cryptographic techniques and the validity of its practical applications.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 12, 12; 1185-1188
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Sprzętowy detektor szyfrowanej informacji przesyłanej w sieciach TCP/IP
    Hardware detector of encrypted information transmitted in the TCP/IP networks
    Autorzy:
    Gancarczyk, G.
    Dąbrowska-Boruch, A.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/154992.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    analiza ruchu sieciowego
    FPGA
    logika reprogramowalna
    sniffing
    szyfrowanie
    encryption
    network data analysis
    reconfigurable computing
    Opis:
    Artykuł prezentuje sposób realizacji, cechy charakterystyczne i zasadę działania urządzenia wykrywającego pakiety zawierające dane zaszyfrowane przesyłane w sieciach opartych o stos protokołów TCP/IP. Detektor zrealizowano w oparciu o system SPARTAN 3E Development Kit firmy Digilent [1]. Kluczowym elementem jest układ FPGA xc3s1600e firmy Xilinx [2]. W artykule przedstawiono schemat blokowy detektora, informacje o sprawności detekcji rozwiązania programowego oraz sprzętowego, zasobach logicznych zajętych przez układ.
    The paper describes how to realize a device which can detect encrypted data transfer in computer networks based on the TCP/IP protocols stack. Its features and principles of operation are given. The device is based on the Digilent's SPARTAN 3E Development Kit [1] whose key element is the Xilinx's xc3s1600e [2]. The available publications about distinguishing ciphertext from plaintext tell only that methods typical for randomness check of encrypting algorithms can be used [6]. Many alternative (in field of data distinguishing), interesting publications about steganography [7], computer worms and viruses detection can be easily found [3, 4]. Exemplary implementations of those in FPGA are not difficult to find, either [8]. Lack of publications in the field of encrypted message detection was partial motivation for this paper (Section 1). The presented algorithm of encrypted data detection is based on theorems from [9, 10]. It has advantages and disadvantages, which are discussed (Section 2). The detector (of so called 2nd order) chosen for implementation has good theoretical efficiency (Tab. 1). Its block diagram is shown in Fig. 1 (Section 3). The results of synthesis and implementation are given in Tab. 2, and its efficiency in Tab. 3. The functionality of all blocks of Fig. 1 is discussed (Sections 4 and 5). The efficiency of the implemented device is almost as good as the theoretical one. There are two main limitations - lower (100 B) and upper (1460 B) length of the Ethernet frame data field, and maximum frequency of device clock, which makes it unable (as for xc3s1600) to operate in Gigabit Ethernet networks (Section 6). The presented device can be used as a network data analyzer, a ciphertext detector and a network anomaly detector.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 923-925
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Parallelization of the ARIA Encryption Standard
    Zrównoleglenie standardu szyfrowania ARIA
    Autorzy:
    Burak, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/157465.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    standard szyfrowania ARIA
    zrównoleglenie
    analiza zależności danych
    OpenMP
    ARIA encryption standard
    parallelization
    data dependency analysis
    Opis:
    In this paper there are presented the results of ARIA encryption standard parallelizing . The data dependence analysis of loops was applied in order to parallelize this algorithm. The OpenMP standard is chosen for presenting the algorithm parallelism. There is shown that the standard can be divided into parallelizable and unparallelizable parts. As a result of the study, it was stated that the most time-consuming loops of the algorithm are suitable for parallelization. The efficiency measurement for a parallel program is presented.
    W artykule zaprezentowano proces zrównoleglenia koreańskiego standardu szyfrowania ARIA. Przeprowadzono analizę zależności danych w pętlach programowych celem redukcji zależności danych blokujących możliwości zrównoleglenia algorytmu. Standard OpenMP w wersji 3.0 został wybrany celem prezentacji równoległości najbardziej czasochłonnych obliczeniowo pętli odpowiedzialnych za procesy szyfrowania oraz deszyfrowania danych w postaci bloków danych. Pokazano, że zrównoleglona wersja algorytmu składa się z części sekwenycjnej zawierającej instrukcje wejścia/wyjścia oraz równoległej, przy czym najbardziej czasochłonne pętle programowe zostały efektywnie zrównoleglone. Dołączono wyniki pomiarów przyspieszenia pracy zrównoleglonego standardu szyfrowania oraz procesów szyfrowania oraz deszyfrowania danych z wykorzystaniem dwóch, czterech, ośmiu, szesnastu oraz trzydziestu dwóch wątków oraz zastosowaniem ośmioprocesorowego serwera opartego na czterordzeniowych procesorach Quad Core Intel Xeon.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 2, 2; 222-225
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Parallelization of the Camellia Encryption Algorithm
    Zrównoleglenie algorytmu szyfrowania Camellia
    Autorzy:
    Burak, D.
    Błaszyński, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/156064.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    algorytm szyfrowania Camellia
    zrównoleglenie
    analiza zależności danych
    OpenMP
    Camellia encryption algorithm
    parallelization
    data dependency analysis
    Opis:
    A parallelization process of the Camellia encryption algorithm along with the description of exploited parallelization tools is presented. The data dependency analysis of loops and the loop transformations were applied in order to parallelize the sequential algorithm. The OpenMP standard was chosen for representing parallelism of the cipher. Speed-up measurements for a parallel program are presented.
    W artykule przedstawiono proces zrównoleglenia japońskiego standardu szyfrowania danych - blokowego algorytmu szyfrowania Camellia, bazującego na sieci Feistela, pracującego w trybie pracy ECB. Krótko opisano wykorzystane do tego celu narzędzia programowe: program Petit, który służy do analizy istniejących zależności danych w pętlach programowych oraz OpenMP API. W celu zrównoleglenia algorytmu sekwencyjnego zastosowano analizę zależności danych oraz dokonano przekształceń pętli programowych w celu wyeliminowania istniejących zależności pętli blokujących proces ich zrównoleglenia. Do prezentacji równoległości szyfru wybrano język C oraz standard OpenMP. Załączono również wyniki pomiarów przyspieszenia pracy programu równoległego oraz najbardziej czasochłonnych pętli, które są odpowiedzialne za proces szyfrowania oraz deszyfrowania danych dla dwóch, czterech, ośmiu oraz szesnastu procesorów oraz dla dwóch, czterech, ośmiu oraz szesnastu wątków utworzonych z zastosowaniem kompilatora IntelŽ C++ w wersji.11.0 zawierającego OpenMP API w wersji 3.0. Najbardziej czasochłonne pętle zostały w pełni zrównoleglone, natomiast przyspieszenie pracy całego programu, zgodnie z prawem Amdahla jest zredukowane z uwagi na występowanie w kodzie programu części sekwencyjnej, zawierającej sekwencyjne operacje wejścia- wyjścia służące do odczytu danych z pliku, oraz zapisu danych do pliku. Wyniki zrównoleglenia opisane w artykule mogą być pomocne do implementacji sprzętowych algorytmu Camellia.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 10, 10; 820-822
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wykorzystanie kompilacji iteracyjnej do optymalizacji warstwy programowej systemów wbudowanych
    Exploiting iterative compilation in the software layer of embedded systems optimization
    Autorzy:
    Wierciński, T.
    Radziewicz, M.
    Burak, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/154610.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy wbudowane
    kompilacja iteracyjna
    programowanie równoległe
    algorytm DES
    embedded systems
    iterative compilation
    parallel programming
    Data Encryption Standard
    Opis:
    Artykuł dotyczy wykorzystania kompilacji iteracyjnej do optymalizacji warstwy programowej systemów wbudowanych. W oparciu o autorskie narzędzie WIZUTIC zminejszono czas przetwarzania algorytmu szyfrowania DES. Danymi wejściowymi kompilatora są programy sekwencyjne, wynikami programy zrównoleglone zgodnie ze standardem OpenMP oraz zoptymalizowane pod względem lokalności danych. Parametrem kompilacji iteracyjnej jest rozmiar bloku dla transformacji pętli programowej-tiling.
    Embedded systems are special-purpose computers that perform one or few dedicated tasks. They are mostly part of larger electronic devices, such as communication devices, home appliances, office automation, business equipment, automobiles, etc. Complexity of computers has grown tremendously in recent years, because multi-core processors are in widespread use. Parallelized programs must be run on multi-core processors to use the most of its computing power. Exploiting parallel compilers for automatic parallelization of sequential programs accelerates design processes and reduces costs of the designed systems. In this paper there is described a WIZUTIC iterative compiler developed by the Faculty of Computer Science and Information Technology of the West Pomeranian University of Technology. It uses the source code of PLUTO parallel compiler developed at the Ohio State University by Uday Bondhugula. A simulated annealing algorithm is used for finding optimization passes for the given program features. Parameters that are changed in each iteration are tile sizes of loop transformation tiling. Experimental tests are described and the speed-up results obtained for the DES encryption algorithm are given.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 701-704
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Automatic tuning framework for parallelized programs
    Iteracyjny kompilator zrównoleglający oraz optymalizujący lokalność danych
    Autorzy:
    Burak, D.
    Radziewicz, M.
    Wierciński, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/153574.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    kompilator zrównoleglający
    optymalizacja lokalności danych
    kompilacja iteracyjna
    algorytm DES
    OpenMP
    parallelized compiler
    data locality optimization
    iterative compilation
    Data Encryption Standard
    Opis:
    Complexity of computers has grown tremendously in recent years, because, among others, multi-processor and multi-core architectures are in widespread use. Parallelized programs should run on multi-core processors to use the most of its computing power. Exploiting parallel compilers for automatic parallelization and data locality optimization of sequential programs reduces costs of software. In this paper there is described the WIZUTIC Compiler Framework developed in the Faculty of Computer Science and Information Technology of the West Pomeranian University of Technology. The application uses the source code of the PLUTO parallel compiler developed in the Ohio State University by Uday Bondhugula. The simulated annealing method and the Bees algorithm are used for finding proper transformations of the source code for given program features. The experimental study results using the Data Encryption Standard (DES) algorithm are described and the speed-ups of encryption and decryption processes are presented.
    W artykule przedstawiono autorski kompilator zrównoleglający oraz optymalizujący lokalność danych- WIZUTIC oraz jego wykorzystanie do skrócenia czasu przetwarzania algorytmu szyfrowania DES. Do utworzenia kompilatora WIZUTIC transformującego kod źródłowy zapisany w języku C ze źródła do źródła wykorzystano kody źródłowe kompilatora PLUTO autorstwa Uday'a Bondhuguli służącego do optymalizacji lokalności danych z zastosowaniem transformacji tiling oraz zrównoleglenia pętli programowych z wykorzystaniem gruboziarnistej równoległości. W procesie kompilacji wykorzystano technikę kompilacji iteracyjnej oraz dwie metody optymalizacji: symulowane wyżarzanie (SA) oraz algorytm pszczół (BA) służące do określenia odpowiedniego rozmiaru bloku transformacji tiling. Przedstawiono wyniki badań eksperymentalnych dla algorytmu DES pracującego w trybie ECB. Badania przeprowadzona z zastosowaniem maszyny 8-procesorowej Quad Core Intel Xeon Processor Model E7310, kompilatora GCC GNU z wykorzystaniem standardu OpenMP w wersji 3.0 oraz narzędzia do profilowania kodu Intel VTune.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 12, 12; 1526-1528
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Influence of using cryptography on data processing in RDBMS Oracle 10g
    Wpływ stosowania mechanizmów kryptograficznych na przetwarzanie danych w SZBD Oracle 10g
    Autorzy:
    Apolinarski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/153607.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    bezpieczeństwo baz danych
    kryptografia w bazach danych
    transparent data encryption
    database security
    cryptography in database
    Oracle 10g
    Oracle advanced security
    Opis:
    Ensuring the confidentiality, privacy and integrity of data is a major issue for the security of database systems. In this paper the author investigates the efficiency of data processing in relational database management system Oracle 10g when built-in mechanism called Transparent Data Encryption (TDE) is used to encrypt table columns in order to increase data confidentiality and for data integrity control. Transparent Data Encryption supports table columns encryption using 3DES and AES algorithms with 128-, 192, 256-bits key length and data integrity using cryptographic hash function SHA-1.
    Zapewnienie poufności, integralności i prywatności danych ma bardzo duże znaczenie dla bezpieczeństwa systemów informatycznych, a w szczególności dla bezpieczeństwa systemów baz danych. W tym artykule autor przedstawia wyniki doświadczenia badającego wpływ mechanizmów kryptograficznych na wydajność przetwarzania danych w systemie zarządzania relacyjną bazą danych (SZBD) Oracle 10g z wykorzystaniem wbudowanego narzędzia Transparent Data Encryption (TDE). Mechanizm TDE przeznaczony jest do szyfrowania kolumn tabeli w celu podwyższenia stopnia poufności danych i kontroli integralności danych. Transparent Data Encryption obsługuje szyfrowanie kolumn tabeli przy użyciu algorytmów kryptograficznych 3DES lub AES z kluczem 128-bitowym, 192-bitowym lub 256-bitowym. Do kontroli integralności danych wykorzystywana jest kryptograficzna funkcja skrótu SHA-1 generująca skrót o długości 160-bitów. Przeprowadzone testy obejmowały pomiary wydajności operacji SELECT, INSERT oraz UPDATE na przygotowanej kolekcji 10000 krotek danych.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 12, 12; 1540-1543
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja kryptoalgorytmu GOST do systemów wbudowanych
    Implementation of GOST algorithm in embedded systems crypto applications
    Autorzy:
    Khoma, V.
    Smolczyk, A.
    Reshetar, Y.
    Powiązania:
    https://bibliotekanauki.pl/articles/155560.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    kryptoalgorytm GOST
    kryptografia lekka (lightweight-cryptography)
    procesory ARM
    szyfrowanie w systemach wbudowanych
    cryptography algorithm GOST
    liglightweight-cryptographyhtweight-cryptography
    ARM-core processors
    encryption for embedded systems
    Opis:
    Artykuł poświęcono problemowi skutecznej implementacji w systemach wbudowanych blokowego symetrycznego algorytmu kryptograficznego GOST. Przeprowadzone badania programowej implementacji na platformie AVR algorytmu GOST wykazały lepszy wskaźnik wydajność/rozmiar kodu w porównaniu z innymi znanymi algorytmami. Analiza porównawcza implementacji kryptoalgorytmu GOST na bardziej zaawansowanych mikrokontrolerach (ARM) ujawniła ponadto mniejsze zapotrzebowanie na pamięć w porównaniu z najnowszym algorytmem AES przy porównywalnej wydajności.
    This paper discusses the implementation of a cryptographic algorithm GOST in common used 8-bit (AVR) and 32-bit (ARM) processors for embedded systems. The GOST algorithm has a Feistel network structure with 32-rounds and uses simple operations (Fig. 1), which are easily implemented in general purpose microcontrollers by system-level commands. In addition, the algorithm has no expansion key procedure, which is an advantage for lightweight-cryptography. The basic method to improve GOST performance is associated with careful substitution cycle (S1…S8) programming and, first of all, the number of reductions of such iterations (substitution boxes extension, registers exchange for bitwise rotation, key and substitution tables locations in RAM). Considering GOST as a lightweight-algorithm we obtain the best throughput/code size ratio (Fig. 3) compared with known implementations of other algorithms [1, 2]. The GOST efficiency on ARM-based architectures increases more due to the possibility of rotation (<<<11) and addition modulo 2 operations to combine in one instruction. The authors conclude that with similar performance (for AES-128), GOST implementation requires approximately 5 times less memory usage. In the identical key version AES-256 almost loses its advantage for maximum performance variant, outpacing GOST not more than 1.4 times (Tab. 2).
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 12, 12; 1264-1267
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-12 z 12

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies