Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "Makowski, D." wg kryterium: Autor


Wyświetlanie 1-1 z 1
Tytuł:
Cyfrowy synchroniczny układ ASIC, jako detektor promieniowania neutronowego
Synchronous digital ASIC as a neutron radiation detector
Autorzy:
Romiński, A.
Makowski, D.
Napieralski, A.
Powiązania:
https://bibliotekanauki.pl/articles/154535.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
błędy pojedyncze SEU
rejestr przesuwny
układ scalony ASIC
single event upset
register
Application Specific Integrated Circuit (ASIC)
Opis:
Artykuł przedstawia projekt selektywnego detektora promieniowania neutronowego, zbudowanego z wykorzystaniem układu cyfrowego wrażliwego na odwracalne błędy pojedyncze SEU (ang. Single Event Upset). Dla zwiększenia wrażliwości struktury rejestru na występowanie odwracalnych błędów SEU opracowano szereg metod, zaprezentowanych w artykule. Przedstawiono też symulacje określające warunki poprawnej pracy oraz parametry układu, które zgodnie z zapewnieniem dostawcy technologii powinien spełniać.
The paper deals with neutron radiation detector design. The neutron detector was designed with application of sensitive to reversible Single Event Upsets (SEUs) digital circuit. The detector bases on a modified shift register (see Fig. 3), using dual supply voltage.. The paper presents a number of methods that were developed to enhance sensitivity of the detector to reversible SEUs. There are discussed physical phenomena that influence the technological fabrication process and topology of the integrated circuit. There are given some exemplary parameters of the designed register (input capacitance, clock-to-output delay) for the internal flip-flops, the pre-layout, as well as the post-layout (with extracted parasitic components) simulations, with visible (e.g. approx. 2-3 times) difference between the ideal (pre-layout) and real (post-layout) design. The simulation tests and the final layout (see Fig. 4) were prepared using CADENCE IC environment in 6.1.4 version, as a process design kit for chosen ITE CMOS technology. The general research background and realisation perspective (selected foundry run) are shown in the conclusion paragraph. Also the perspectives for a future testbench circuit in real and factual radiation environment are briefly described.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 652-655
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-1 z 1

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies