Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "reconfigurable computing" wg kryterium: Wszystkie pola


Wyświetlanie 1-6 z 6
Tytuł:
Przetwarzanie obrazów wysokiej rozdzielczości w układach FPGA
High-resolution FPGA-based image processing
Autorzy:
Gorgoń, M.
Powiązania:
https://bibliotekanauki.pl/articles/154769.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
rekonfigurowalne systemy obliczeniowe
układy reprogramowalne
przetwarzanie obrazów
reconfigurable computing
reprogrammable devices
image processing
Opis:
W publikacji przedstawiono zarys problematyki akwizycji i transmisji obrazu wysokiej rozdzielczości. Omówiono architekturę kompleksowych systemów przetwarzania obrazów w kontekście implementacji w układach FPGA. Poruszono tematykę architektury toru wizyjnego. Pokazano zaproponowany i zestawione stanowisko do analizy obrazów wysokiej rozdzielczości. Pokazano osiągnięte rezultaty, wskazując na wysoką, możliwą do osiągnięcia wydajność układu FPGA jako procesora wizyjnego.
The paper presents an outline of HD image acquisition and transmis-sion. Attention is paid to the video signal of high bit rate, transmitted from the digital video camera as a data stream. Interfaces between digital video cameras and accelerators card for image processing are listed. The paper discusses the architecture of complex, image processing, reconfigurable, FPGA-based systems. The author draws attention to the changing nature of calculations during the transition from image processing to image analysis. There is proposed a strategy for integration in FPGA both pipelined MISD (Multiple Instruction Streams Single Data Stream) architecture and MIMD (Multiple Instruction Streams Multiple Data Streams) parallel system for implementing calculations in a homogenous computing environment of FPGA resources. There is proposed a laboratory stand consisting of a set of devices for high-resolution image acquisition and processing using the Camera Link. There are given the experiment results. It should be noted that the actual bus throughput significantly differs from the maximum values defined in the specifications of the used standards. There are shown the limitations of communication interfaces used, whereas at the same time there is emphesized the high, achievable performance of the FPGA as a video processor.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 752-754
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sprzętowy detektor szyfrowanej informacji przesyłanej w sieciach TCP/IP
Hardware detector of encrypted information transmitted in the TCP/IP networks
Autorzy:
Gancarczyk, G.
Dąbrowska-Boruch, A.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154992.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
analiza ruchu sieciowego
FPGA
logika reprogramowalna
sniffing
szyfrowanie
encryption
network data analysis
reconfigurable computing
Opis:
Artykuł prezentuje sposób realizacji, cechy charakterystyczne i zasadę działania urządzenia wykrywającego pakiety zawierające dane zaszyfrowane przesyłane w sieciach opartych o stos protokołów TCP/IP. Detektor zrealizowano w oparciu o system SPARTAN 3E Development Kit firmy Digilent [1]. Kluczowym elementem jest układ FPGA xc3s1600e firmy Xilinx [2]. W artykule przedstawiono schemat blokowy detektora, informacje o sprawności detekcji rozwiązania programowego oraz sprzętowego, zasobach logicznych zajętych przez układ.
The paper describes how to realize a device which can detect encrypted data transfer in computer networks based on the TCP/IP protocols stack. Its features and principles of operation are given. The device is based on the Digilent's SPARTAN 3E Development Kit [1] whose key element is the Xilinx's xc3s1600e [2]. The available publications about distinguishing ciphertext from plaintext tell only that methods typical for randomness check of encrypting algorithms can be used [6]. Many alternative (in field of data distinguishing), interesting publications about steganography [7], computer worms and viruses detection can be easily found [3, 4]. Exemplary implementations of those in FPGA are not difficult to find, either [8]. Lack of publications in the field of encrypted message detection was partial motivation for this paper (Section 1). The presented algorithm of encrypted data detection is based on theorems from [9, 10]. It has advantages and disadvantages, which are discussed (Section 2). The detector (of so called 2nd order) chosen for implementation has good theoretical efficiency (Tab. 1). Its block diagram is shown in Fig. 1 (Section 3). The results of synthesis and implementation are given in Tab. 2, and its efficiency in Tab. 3. The functionality of all blocks of Fig. 1 is discussed (Sections 4 and 5). The efficiency of the implemented device is almost as good as the theoretical one. There are two main limitations - lower (100 B) and upper (1460 B) length of the Ethernet frame data field, and maximum frequency of device clock, which makes it unable (as for xc3s1600) to operate in Gigabit Ethernet networks (Section 6). The presented device can be used as a network data analyzer, a ciphertext detector and a network anomaly detector.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 923-925
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Akceleracja obliczeń zmiennoprzecinkowych na platformie RASC
Accelerating calculations on the RASC platform
Autorzy:
Wielgosz, M.
Jamro, E.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154331.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
akceleracja sprzętowa
komputery dużej mocy (HPC)
FPGA
obliczenia zmiennoprzecinkowe
funkcja exp()
HPRC (High Performance Reconfigurable Computing)
elementary functions
exponential function
Opis:
W artykule zostały zaprezentowane wyniki testów przeprowadzonych w celu określenia maksymalnej szybkości wykonywania operacji zmiennoprzecinkowych na platformie rekonfigurowanej RASC. Zaimplementowano różne dostępne tryby konfiguracji jednostki Host oraz RASC w celu wyłonienia najbardziej efektywnego pod względem wydajności trybu pracy jednostki obliczeniowej. Uzyskane wyniki pomiarów ujawniały, że kombinacja Direct I/O oraz DMA zapewnia najwyższą przepustowość pomiędzy węzłami Host i RASC. Niemniej jednak dla niektórych aplikacji tryb multi-buffering może okazać się bardziej odpowiedni, ze względu na możliwość jednoczesnego przesyłania danych i wykonywania operacji. Funkcja exp() w standardzie zmiennoprzecinkowym o podwójnej precyzji została wykorzystana jako przykładowa aplikacja, która pozwoliła oszacowanie możliwej do uzyskania akceleracji obliczeń na platformie RASC.
This paper presents results of the tests performed to determine high speed calculations capabilities of the SGI RASC platform. Different data transfer modes and memory management approaches were examined to choose the most effective combination of the Host and RASC memory adjustments. That work may be regarded as a case study of the contemporary FPGA -based accelerator which, however, can characterize the whole branch of the devices. The paper is strongly focused on the floating point calculations potential of the FPGA accelerator. The RASC algorithm execution procedure, from the processor perspective, is composed of several functions which reserve resources, queue commands and perform other preparation steps. It is noteworthy (Fig. 3) that the time consumed by the functions remains roughly the same, independent of the algorithm being executed. The resource reservation procedure, once conducted, allows many executions of the algorithm -that amounts to huge time savings, since the procedure takes approximately 7.5 ms, which is roughly 99 % of the overall execution time of the algorithm. Rasclib algorithm commit and rasclib algorithm wait calls are considered to be the key (Fig. 3) part of the RASC software execution routine. The first one activates the FPGA between these two commands is the transfer and algorithm execution time. All curves (Fig. 4) reflect overall processing time of the same amount of data, but differ in size of the single data chunk which varies from 1024x64 bit = 8 kB to 1048576x64 bit = 8 MB. It has been observed that for the bigger chunk much better results are achieved in terms of the effective execution time. However, above 1 MB a decrease of the effective execution time seems to indicate saturation, therefore sending data in bigger portions may not improve the performance of the system so much. The most effective execution time of single exp() function for SRAM buffering mode is 12 ns, so 9,5 ns is transport overhead due to bus delays. The theoretical calculation time of single exp() function (data transfer is not taken into account) is 2,5 ns because two exp() are implemented on the RASC and clocked at 200 Mhz. The obtained measurement results show that Direct I/O mode together with DMA transfer provides the highest data throughput between the Host and RASC slice. Nevertheless, for some application multi-buffering can appear to be more suitable in terms of concurrent data transfer capabilities and FPGA algorithm execution. As a hardware acceleration example, there is considered an exponential function which allows estimating maximum achievable data processing speed.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 485-487
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sprzętowa implementacja funkcji orbitalnej na potrzeby obliczeń kwantowo-chemicznych
Hardware implementation of the atom orbital calculation
Autorzy:
Wielgosz, M.
Jamro, E.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154619.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
akceleracja sprzętowa
komputery dużej mocy (HPC)
FPGA
obliczenia zmiennoprzecinkowe
funkcja exp()
High Performance Reconfigurable Computing
quantum chemistry
custom computing
HPC
Opis:
W niniejszym artykule przedstawione zostały wyniki implementacji modułu obliczającego wartość orbitalu atomowego w punkcie. Moduł ten stanowił cześć składową jednostki generującej wartość potencjału korelacyjno-wymiennego, wykorzystywaną w obliczeniach kwantowo-chemicznych. Prezentowana jednostka składa się z potokowych bloków zmiennoprzecinkowych. W pracy zaprezentowano również wyniki akceleracji obliczeń względem procesora ogólnego przeznaczenia Itanium2 1.6 GHz.
The paper presents FPGA acceleration and implementation results of the orbital function calculation employed in quantum-chemistry. The orbital function core is composed of the authors' customized floating-point hardware modules. These modules are scalable from single to double precision, capable of working at frequency ranging from 100 to 200 MHz. Besides hardware implementation, the design process also involved reformulation of the algorithm in order to adapt them to the platform profile. The computational procedure presented in this paper is part of the algorithm for generating exchange-correlation potential, and is also recognized as one of the most computationally intensive routines. This feature justifies the effort devoted to develop its hardware implementation. The precision of floating-point operations becomes a primary concern when dealing with low-level quantum chemistry procedures, thus the authors have taken various measures to optimize them, both in terms of resource consumption and processing speed.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 705-707
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Rekonfigurowalne autonomiczne systemy sterowania
Reconfigurable autonomic control systems
Autorzy:
Pelc, M.
Powiązania:
https://bibliotekanauki.pl/articles/154267.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
komputerowe systemy sterowania
systemy autonomiczne
polityki
computer control systems
policy-based computing
Opis:
W niniejszym artykule poruszona zostaje problematyka rekonfigurowalnych autonomicznych systemów sterowania działających bez (lub z możliwie niewielką) ingerencji człowieka, z drugiej jednak strony wyposażonych w mechanizm, który daje możliwość ich kontroli, a w sytuacji bardzo daleko posuniętych zmian środowiska (ang. context awareness), w którym te systemy operują, umożliwia ich szybką rekonfigurację. Jest to możliwe dzięki zaprezentowanej w tym artykule architekturze komponentu programowego, którego punkty decyzyjne (ang. Decision Points) stanowiące w istocie "logikę" tego komponentu, są otwarte (wymienne), to znaczy mogą być w zasadzie dowolnie kształtowane już po załadowaniu (uruchomieniu) tego komponentu w systemie docelowym. Architektura ta wspierana dedykowanym oprogramowaniem warstwy pośredniej (ang. middleware), umożliwia implementację efektywnego mechanizmu rekonfiguracji w oparciu o polityki.
In this paper a very relevant issue related to reconfigurable autonomic real-time control systems is undertaken. Designers of this kind of systems have to balance on the one side the ability of their operation with virtually no (or with minimum) human intervention, but on the other side, they have to implement a mechanism for easy and efficient reconfiguration in response to changing environmental conditions (context awareness). Although there are many techniques that may potentially be used to implement autonomic behaviour (such as Artificial Neural Networks, Fuzzy Logic, etc.) actually only policy-based computing seems to give the system designers enough freedom when it comes to specification of how the system should behave in response to the environmental changes. This ease results from the fact, that each policy is written using a Policy Description Language (PDL) which can be optimized for the given problem area (various control systems applications, business applications, etc.). As each PDL (for example AGILE PDL) offers besides a specific structure also a set of keywords strictly related to the problem domain, the system designers can easily express relations between context variables changes (these reflect the environment / context changes) and the requested changes to the system behaviour in a descriptive way. This is a very big advantage of policy-based computing over the alternative technologies. Policies themselves constitute the software component "logic" and because they (and thus the logic itself) can easily be replaced with newer (more optimized) versions, then in the result the same software component may behave completely different under the same environmental conditions. Policy-based computing is the ideal candidate technology to support reconfiguration of autonomic systems as this technology is not resource hungry, so it may be successfully applied to the embedded systems domain.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 5, 5; 460-462
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja procesu klasyfikacji danych z użyciem układów reprogramowalnych
Implementation of data classification process using reconfigurable hardware
Autorzy:
Botowicz, J.
Powiązania:
https://bibliotekanauki.pl/articles/156244.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
klasyfikacja danych
akceleracja obliczeń za pomocą architektur sprzętowych
bezpieczeństwo systemów teleinformatycznych
wyszukiwanie wzorców
data classification
computing acceleration using hardware architectures
IT security
pattern matching
Opis:
W artykule opisano różne problemy klasyfikacji danych oraz podano dziedziny w których mają one zastosowanie. Następnie przedstawiono architekturę systemu, w którym będzie możliwe zaimplementowanie podanych wcześniej przez innych autorów, sprawdzonych już algorytmów klasyfikacji danych i wsparcie ich działania poprzez specjalizowane układy sprzętowe. Podano wyniki (w postaci skuteczności klasyfikacji oraz zużycia zasobów) przykładowych modułów sprzętowych. Przedstawiony został również proces tworzenia modułu sprzętowego - od danych wejściowych poprzez wygenerowany kod źródłowy w języku opisu sprzętu, aż po konfigurację układu reprogramowalnego.
In this article various classification problems was described and also their applications was depicted. Afterwards the hardware module architecture was introduced in which there is a possibility to implement previously described mature classification algorithms. The article contains results of testing hardware classification modules (classification precision and hardware resources usage). Finally, the complete process of module generation was presented (from examples of data, through source code in hardware description language to reconfigurable hardware configuration).
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 532-535
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-6 z 6

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies