Wszystkie pola: CMOS Technology - Katalog OPAC zbiorów

Skocz do pozycji: 1.

Tytuł:: Projekt scalonego wzmacniacza ładunkowego na potrzeby przetwarzania typu Time-over-Threshold
Design of the integrated charge-sensitive amplifier for the Time-over-Threshold based processing
Autorzy:: Kasiński, K.
Szczygieł, R.
Powiązania:: https://bibliotekanauki.pl/articles/157771.pdf
Data publikacji:: 2010
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: układ scalony
technologia CMOS
krzemowy detektor paskowy Time-over-Threshold
wzmacniacz ładunkowy
integrated circuit
CMOS technology
silicon strip detector
Time-over-Threshold
charge sensitive amplifier
CSA
Opis:: Praca przedstawia projekt scalonego wzmacniacza ładunkowego zaprojektowanego dla aplikacji w układzie do odczytu detektorów paskowych w eksperymencie fizyki wysokich energii wykorzystującego przetwarzanie typu Time-over-Threshold. Zastosowane rozwiązania zostały zapożyczone z układów pikselowych. Projekt wykonano dla technologii United Microelectronics Corporation 180 nm. Zaprojektowany wzmacniacz charakteryzuje się niskim poborem mocy, niskimi szumami a także bardzo szerokim zakresem liniowej pracy zachowując swoje właściwości dla obu polarności ładunków wejściowych.
New High Energy Physics experiments require new and better solutions for the detector readout systems. This paper presents the project of the charge sensitive amplifier (CSA) for the silicon strip detector readout chip implementing the Wilkinson-type analog to digital converter (called also Time-over-Threshold processing). This allows to implement the reasonable resolution and speed ADC in each channel while keeping the overall power consumption low. This is due to the fact that the information about the input charge is kept in the CSA output pulse length and can be then easily converted to digital domain. It has been designed for the UMC (United Micro-electronics Corporation) 180nm technology and should fit into 50 Μm pitch channel slot. Some solutions were adapted from the pixel-oriented integrated circuits and are optimized for much higher detec-tor capacitances. Presented charge sensitive amplifier shows very high dynamic range - much higher than required 0-16 fC. The dynamic range is not limited by the dynamic range of the amplifier itself which is a feature of the implemented discharge circuit. The processing chain has an ability to operate for both holes and electrons while keeping the low power consumption (625 ΜW) and low noise (720 e- at 30 pF detector capacitance). The paper presents the simulation-based performance of the circuit.
Źródło:: Pomiary Automatyka Kontrola; 2010, R. 56, nr 9, 9; 1043-1046
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 2.

Tytuł:: Projekt kompensacyjnego przetwornika analogowo-cyfrowego dla potrzeb wielokanałowych układów w technologii submikronowej
Project of successive approximation analog-to-digital converter for multichannel circuits in submicron technology
Autorzy:: Otfinowski, P.
Zaziąbł, A.
Powiązania:: https://bibliotekanauki.pl/articles/158172.pdf
Data publikacji:: 2010
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: przetwornik analogowo-cyfrowy z równoważeniem ładunku
klucze CMOS
analog-to-digital converter
charge redistribution
successive approximation
CMOS switch
Opis:: W pracy zaprezentowano projekt scalonego przetwornika analogowo-cyfrowego wykonany w technologii UMC CMOS 180nm. Przedstawiono rozwiązanie pozwalające na znaczące zmniejszenie powierzchni zajmowanej przez układ poprzez dodanie pomocniczego przetwornika C/A. Zostało przybliżone także zagadnienie odpowiedniego doboru kluczy w układach z przełączanymi pojemnościami. Ostatecznie zaprezentowany układ cechuje się szybkością konwersji wynoszącą 3 MS/s przy poborze mocy 225 žW oraz bardzo niską nieliniowością.
The dynamic progress in the domain of applications involving X rays demands more sophisticated circuits for acquisition and processing of signals from the silicon detectors. This paper presents a design of an integrated analog-to-digital converter dedicated to multichannel silicon detector readout circuits. The successive approximation with charge redistribution architecture was proposed. In order to reduce the total chip area, the DAC was split into two blocks. The capacitor array used as a primary DAC and also as a sampling circuit. As a secondary DAC, the resistive voltage divider was introduced. This solution allowed reducing the total DAC area by the factor of 6, maintaining the same output voltage accuracy. The CMOS switches are described in detail, as they play important role in the switch capacitor circuits, affecting both the speed and accuracy of the primary capacitive DAC. A synchronous regenerative latch is used as a comparator. The ADC is implemented in UMC CMOS 180nm technology. The designed ADC is able to achieve conversion rates of 3 MS/s at 225 žW. The final simulation results show also low nonlinearity of the presented circuit.
Źródło:: Pomiary Automatyka Kontrola; 2010, R. 56, nr 10, 10; 1209-1212
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Informacja

Wyszukujesz frazę "CMOS Technology" wg kryterium: Wszystkie pola

Źródło danych

Dostawca treści

Kolekcja

Rok wydania

Wydawca

Temat

Autor

Typ dokumentu

Język