Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "oscillator" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-4 z 4
    Tytuł:
    Analysis and design of CMOS coupled multivibrators
    Autorzy:
    Casaleiro, J.
    Lopes, H. F.
    Oliveira, L. B.
    Filanovsky, I.
    Powiązania:
    https://bibliotekanauki.pl/articles/397859.pdf
    Data publikacji:
    2010
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    multiwibrator
    CMOS oscillator
    multivibrator
    quadrature outputs
    van der Pol oscillator
    WMTS appications
    Opis:
    In this paper a wideband MOS quadrature oscillator constituted by two multivibrators is presented. Two different forms of coupling, named here as soft and hard, are investigated. Simulations are performed in a 0.13 žm CMOS technology to obtain the tuning range, the synchronization transients, and the influence of mismatches in timing capacitors and charging currents on synchronization. It is found that hard coupling reduces the quadrature error (about 1°, with 5% mismatches in timing capacitors and charging currents) and results in a low phase-noise (about 2 dB improvement) with respect to soft coupling. Either a single multivibrator or coupled multivibrators can be locked to an external synchronizing harmonic frequency, and the locking range is investigated by simulations. The simulations are done for oscillators covering the WTMS frequency bands.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2010, 1, 3; 249-256
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Design of current-mode sinusoidal quadrature oscillator using CCCHs
    Autorzy:
    Jaikla, W.
    Songkla, S. N.
    Powiązania:
    https://bibliotekanauki.pl/articles/398118.pdf
    Data publikacji:
    2011
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    oscylator kwadraturowy
    CCCH
    wspólny kanał sygnalizacyjny
    tryb prądowy
    quadrature oscillator
    current-mode
    Opis:
    This paper presents the design of current-mode quadrature oscillator using second generation current controlled current conveyors (CCCIIs) as active element. The oscillator has high output impedance, electronic and independent control on oscillation condition and on oscillation frequency. It consists of 3 CCCIIs, two grounded capacitors and one electronic resistor. The proposed circuit is suitable for integrated circuit (IC) architecture. PSpice simulation result is included to demonstrate the practicality of the oscillator circuit.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2011, 2, 3; 95-99
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Verilog-A inductor compact model for the efficient simulation of Class-D VCOs
    Autorzy:
    Fino, M. H.
    Powiązania:
    https://bibliotekanauki.pl/articles/397955.pdf
    Data publikacji:
    2016
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    Verilog-A
    RF modeling
    tapered Inductor
    Class D Oscillator
    modelowanie RF
    cewka indukcyjna
    oscylator
    Opis:
    This paper presents the use of a Verilog-A compact model for integrated spiral inductors, for the simulation of Class-D CMOS oscillators. The model takes into consideration the geometric parameters characterizing the inductor layout, as well as the technological parameters. The accuracy of the model is checked against simulations with ASITIC simulator and limitations of the model are established. The model is integrated into Cadence environment, offering the designer the possibility to efficiently simulate radio frequency blocks considering the non-idealities of both the inductors and the transistors in nanometric technologies. The particular case for a class-D oscillator is illustrated.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2016, 7, 3; 114-118
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Realization of logic integrated circuits in VeSTIC process - design, fabrication, and characterization
    Autorzy:
    Domański, Krzysztof
    Głuszko, Grzegorz
    Sierakowski, Andrzej
    Tomaszewski, Daniel
    Szmigiel, Dariusz
    Powiązania:
    https://bibliotekanauki.pl/articles/397763.pdf
    Data publikacji:
    2018
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    VeSTIC
    VeSFET
    logic cell
    logic integrated circuit
    ring oscillator
    parasitic element
    oscillation frequency
    compact modeling
    komórka logiczna
    logiczny układ scalony
    generator pierścieniowy
    częstotliwość oscylacji
    kompaktowe modelowanie
    Opis:
    A design and manufacturing of test structures for characterization of logic integrated circuits in a VeSTIC process developed in ITE, are described. Two variants of the VeSTIC processs have been described. A role and sources of the process variability have been discussed. The VeSFET I-V characteristics, the logic cell static characteristics, and waveforms of the 53-stage ring oscillator are presented. Basic parameters of the VeSFETs have been determined. The role of the process variability and of the parasitic elements introduced by the conservative circuit design, e.g. wide conductive lines connecting the devices in the circuits, have been discussed. Based on the inverter layout and on the process specification, the parasitic elements of the inverter equivalent circuit have been extracted. The inverter propagation times, the ring oscillator frequency, and their dependence on the supply bias have been determined.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2018, 9, 3; 123-132
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-4 z 4

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies