Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "Wiatr, M." wg kryterium: Autor


Wyświetlanie 1-2 z 2
Tytuł:
Model predictive control of multilevel cascaded converter with boosting capability – a simulation study
Autorzy:
Wiatr, P.
Kazmierkowski, M. P.
Powiązania:
https://bibliotekanauki.pl/articles/201916.pdf
Data publikacji:
2016
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
cascaded H-bridge
CHB
model predictive control
MPC
multilevel converters
sterowanie predykcyjne
konwenter wielopoziomowy
Opis:
This paper presents a multilevel cascaded H-bridge 5-level converter with boosting capability. The standard solution for boosting voltage in power electronic devices is based on a DC-DC converter with a bulky inductor. However, inductor is a problematic component of a power electronic converter because usually it has to be individually designed and produced for every device and also because its size and weight do not allow for compact construction. This paper presents model predictive control (MPC) method that gives boosting capability for the presented converter. A novel contribution of this paper is the development of a predictive model of the converter and cost function enabling output current control and capacitor voltage balancing.
Źródło:
Bulletin of the Polish Academy of Sciences. Technical Sciences; 2016, 64, 3; 581-590
0239-7528
Pojawia się w:
Bulletin of the Polish Academy of Sciences. Technical Sciences
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Novel architecture for floating point accumulator with cancelation error detection
Autorzy:
Jamro, E.
Dąbrowska-Boruch, A.
Russek, P.
Wielgosz, M.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/201228.pdf
Data publikacji:
2018
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
floating point arithmetic
computing error
approximate computing
arytmetyka zmiennoprzecinkowa
błąd obliczeniowy
obliczenia przybliżone
Opis:
A floating point accumulator cannot be obtained straightforwardly due to its pipeline architecture and feedback loop. Therefore, an essential part of the proposed floating point accumulator is a critical accumulation loop which is limited to an integer adder and 16-bit shifter only. The proposed accumulator detects a catastrophic cancellation which occurs e.g. when two similar numbers are subtracted. Additionally, modules with reduced hardware resources for rough error evaluation are proposed. The proposed architecture does not comply with the IEEE-754 floating point standard but it guarantees that a correct result, with an arbitrarily defined number of significant bits, is obtained. The proposed calculation philosophy focuses on the desired result error rather than on calculation precision as such.
Źródło:
Bulletin of the Polish Academy of Sciences. Technical Sciences; 2018, 66, 5; 579-587
0239-7528
Pojawia się w:
Bulletin of the Polish Academy of Sciences. Technical Sciences
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-2 z 2

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies