Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "współbieżne wykrywanie błędów" wg kryterium: Temat


Wyświetlanie 1-2 z 2
Tytuł:
Analysis and detection of errors in hash function HaF-256
Analiza i detekcja błędów w funkcji skrótu HaF-256
Autorzy:
Idzikowska, E.
Powiązania:
https://bibliotekanauki.pl/articles/153722.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
funkcja skrótu
HaF-256
współbieżne wykrywanie błędów
DWC
hash function
concurrent error detection
Opis:
HaF-256 (Hash Function) is a dedicated cryptographic hash function considered for verification of the data integrity. It is suitable for both software and hardware implementation. HaF has an iterative structure. This implies that even a single transient error at any stage of the hash value computation results in a large number of errors in the final hash value. Hence, detection of errors becomes a key design issue. Concurrent checking of cryptographic chips has also a great potential for detecting faults injected into a cryptographic chip to break the key. In this paper the propagation of errors in the VHDL model of HaF-256 is shown, and then the error detection scheme based on hardware duplication is proposed and analysed. There was achieved 100% fault coverage in the case of single and multiple, transient and permanent bit flip faults.
Funkcja skrótu HaF-256 jest funkcją kryptograficzną używaną do kontroli integralności danych. Jej implementacja może być zarówno programowa jak i sprzętowa. HaF ma strukturę iteracyjną. Sprawia to, że nawet pojedynczy, przemijający błąd wprowadzony w dowolnym miejscu cyklu obliczeniowego skutkuje dużą liczbą błędów w wyznaczonej wartości skrótu. Celowe wprowadzanie błędów to jeden z możliwych ataków na funkcje kryptograficzne, stąd współbieżne wykrywanie błędów to jeden ze sposobów przeciwstawiania się tym atakom. W pracy pokazana została propagacja błędów w modelu VHDL funkcji skrótu HaF-256. Następnie zaproponowano zabezpieczenie elementarnych operacji tej funkcji poprzez ich duplikację i porównywanie wyników. Badania symulacyjne zaproponowanego zabezpieczenia wykonano za pomocą symulatora Active-HDL firmy Aldec. Badano skuteczność zabezpieczeń dla błędów stałych i przemijających a także dla błędów pojedynczych i wielokrotnych. W badaniach uwzględniano dwa modele błędów. Jeden polegający na przyjmowaniu przez ścieżkę stałej wartości 1 lub 0 (stuck-at-0/1 fault) drugi na przyjmowaniu przez ścieżkę wartości przeciwnej do zadanej (bit flip fault). Uzyskane wyniki pozwoliły stwierdzić, że błędy polegające zmianie wartości na przeciwną zostały wykryte w 100%. Dotyczy to zarówno błędów pojedynczych jak i wielokrotnych a także stałych i przemijających. Wykrywalność błędów typu sklejenie ze stałą wartością 0 lub 1 jest niższa i została przedstawiona w pracy.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 11, 11; 1376-1379
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
CED for S-boxes of symmetric block ciphers
Współbieżne wykrywanie błędów w S-blokach symetrycznych szyfratorów blokowych
Autorzy:
Idzikowska, E.
Powiązania:
https://bibliotekanauki.pl/articles/158286.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
współbieżne wykrywanie błędów
S-blok
wykrywanie błędów
bity parzystości
inwolucja
concurrent error detection
S-box
fault detection
parity based CED
Opis:
Concurrent Error Detection (CED) techniques based on hardware or time redundancy are widely used to enhance system dependability and to detect fault injection attacks, where faults are injected into chip to break the cryptographic key. In this paper we proposed hardware redundancy CED technique to detection errors in S-boxes of the PP-1 block cipher. Simulation results for single and multiple as well transient and permanent faults are presented and compared against another parity based method and to one of time redundancy method.
Techniki współbieżnego wykrywania błędów (CED) są szczególnie szeroko stosowane w celu wykrywania błędów w układach kryptograficznych. Związane jest to nie z większym prawdopodobieństwem wystąpienia uszkodzeń lecz z atakami na układy kryptograficzne, polegającymi na celowym wprowadzaniu błędów (side channel attacks). Już w 1997 roku [1, 3, 4] pokazano, ze wprowadzone błędy ułatwiają złamanie kryptosystemów zarówno symetrycznych jak i asymetrycznych. Współbieżne wykrywanie błędów związane jest z wprowadzeniem do układu redundancji sprzętowej lub czasowej ewentualnie jednej i drugiej. W prezentowanym artykule przedstawiono metodę współbieżnego wykrywania błędów w S-blokach symetrycznych szyfratorów blokowych. W metodzie tej wykorzystana została redundancja sprzętowa. S-bloki to istotne elementy szyfratorów, których zadaniem jest ukrycie zależności między tekstem jawnym a kryptogramem i utrudnienie kryptoanalizy liniowej i różnicowej. Do badań wykorzystany został S-blok zaprojektowany dla szyfratora PP-1. Badania symulacyjne pokazały skuteczność wprowadzonych zabezpieczeń. Badano prawdopodobieństwo wykrycia błędów pojedynczych i wielokrotnych a także błędów trwałych i przemijających. Uzyskane wyniki zostały porównane z wynikami uzyskanymi innymi metodami współbieżnego wykrywania błędów, przedstawionymi w [8] i [9].
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 10, 10; 1179-1182
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-2 z 2

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies