Implementacja algorytmu szyfrującego Rijndael (AES) w układzie FPGA Virtex 4FX

W artykule przedstawiono budowę, działanie i wyniki badań eksperymentalnych bloku IP-core, który może równolegle szyfrować/ deszyfrować dwa strumienie danych przy użyciu algorytmu Rijndael ze 128-bitowym kluczem, dostarczanych za pośrednictwem magistrali Processor Local Bus (PLB). Podany został kompletny opis systemu składającego się z procesora MicroBlaze oraz podłączonego do niego IP-core. Dokonano pomiarów szybkości przetwarzania w zależności od wybranego trybu pracy.

The paper presents design, principle of operation and experimental results of a dedicated IP-core developed for parallel data encryption/decription of two data streams provided by the Processor Local Bus (PLB). The encryption process is based on the standardized Rijndael algorithm with an 128-bit encryption key. The algorithm is performed by two cooperating with each other PicoBlaze processors, with extended internal RAM and shared 2kB ROM. An architecture of IP-core block is shown in Fig. 2. The extended RAM stores the generated sub-keys for consecutive rounds. Using the substitution tables stored in ROM it is possible to achieve a uniform speed of data encryption and decryption. There is also proposed a special operating mode that changes the encryption key when a single data stream is processed. The detailed description of the complete digital system consisting of the IP-core and MicroBlaze processor is given. The experimental results of data encryption throughput are also presented. The comparison with similar solutions reported by other authors is discussed.